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搜索资源列表

  1. 32bit.zip

    1下载：
  2. multiplier and divider verilog codes,multiplier and divider verilog codes

  3. 所属分类：编译器/词法分析

    • 发布日期：2012-11-29
    • 文件大小：6531
    • 提供者：damasqas

  1. mult_piped_8x8

    0下载：
  2. 8位乘8位的流水线乘法器，采用Verilog hdl编写-8 x 8-bit pipelined multiplier, used to prepare Verilog hdl

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：897
    • 提供者：江浩

  1. mult

    2下载：
  2. 32位浮点乘法器的源代码，用verilog来实现的-32-bit floating point multiplier source code to achieve with verilog

  3. 所属分类：VHDL编程

    • 发布日期：2012-11-29
    • 文件大小：1839
    • 提供者：yolin

  1. MULT

    0下载：
  2. 乘法器 verilog CPLD EPM1270 源代码-Multiplier verilog CPLDEPM1270 source code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-01
    • 文件大小：110512
    • 提供者：韩思贤

  1. verilog

    0下载：
  2. verilog语言例题集锦 包含加法器，乘法器，串并转换器等verilog源代码-Example Collection contains verilog language adder, multiplier, and converters, such as string verilog source code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-28
    • 文件大小：113241
    • 提供者：刘佳扬

  1. multiply

    0下载：
  2. Verilog hdl语言 常用乘法器设计，可使用modelsim进行仿真-Verilog hdl language commonly used multiplier design, can use the ModelSim simulation

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-22
    • 文件大小：2627
    • 提供者：许立宾

  1. booth

    0下载：
  2. 基于verilog的booth算法的乘法器-Based on the booth algorithm verilog multiplier

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-24
    • 文件大小：697
    • 提供者：gyj

  1. 32_bit_complex_multiplier

    0下载：
  2. 一款32位复数乘法器，用verilog写的。-32_bit complex multiplier,written in verilog HDL.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-02
    • 文件大小：8052
    • 提供者：wilson

  1. multiplexer

    1下载：
  2. 几种常用乘法器的Verilog、VHDL代码-Several common multiplier Verilog, VHDL code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-26
    • 文件大小：267476
    • 提供者：kk

  1. multi16

    0下载：
  2. verilog 写的两种方式的乘法器 不错!-Verilog write the multiplier in two ways good!

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-05
    • 文件大小：7350
    • 提供者：rayax

  1. GFmultiply

    0下载：
  2. Verilog hdl语言 伽罗华域GF（q）乘法器设计，可使用modelsim进行仿真-Language Verilog hdl Galois field GF (q) multiplier design, can use the ModelSim simulation

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-31
    • 文件大小：1830
    • 提供者：许立宾

  1. fir_parall

    0下载：
  2. 基于verilog的fir滤波器设计，用的并行结构。在前面基础上加入四级流水（加法器，并行乘法器，乘法结果相加两级），通过验证。-Verilog-based design of fir filter using the parallel architecture. In front of the basis of adding four water (adder, parallel multiplier, multiply the result of the sum of two), throu

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-31
    • 文件大小：3333
    • 提供者：张堃

  1. 8bit_adder_AND_4x4_Multiplier

    0下载：
  2. 位加法器的verilog程序与4×4 乘法器的verilog描述-Verilog-bit adder of the procedures and 4 × 4 multiplier verilog descr iption! ! !

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-25
    • 文件大小：865
    • 提供者：mhb

  1. 8by8multiplier

    0下载：
  2. Verilog HDL for 8*8 multiplier-Verilog HDL for 8*8 multiplier..

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-17
    • 文件大小：48715
    • 提供者：VINOD

  1. floating-point-multiplier

    0下载：
  2. verilog implementation of the floating point multiplier

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-27
    • 文件大小：1441
    • 提供者：ramtin

  1. verilog

    1下载：
  2. 介绍了一种64位子字并行乘法器的设计。根据不同的操作模式可以完成普通模式操作即64bit*64bit乘法操作，又可完成子字并行操作模式，即4个16bit*16bit乘法操作。-Introduced a 64-seat word parallel multiplier design. Depending on the operating mode Normal mode operation can be done that 64bit* 64bit multiplication operation

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-28
    • 文件大小：99070
    • 提供者：余娅

  1. Multiplier

    0下载：
  2. 时序乘法器，verilog编写，速度慢，但消耗资源少，时钟沿到来时，输入/输出1bit数据-Sequential multiplier, verilog written, slow, but consume fewer resources, the clock edge arrives, the input/output 1bit data

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-29
    • 文件大小：210128
    • 提供者：大兵

  1. carry-save-multiplier-Verilog-code

    0下载：
  2. 进位存储乘法器Verilog代码,该乘法器的显著特点是其性能取决于使用的硬件而与数据长度无关.-carry save multiplier Verilog code

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-03-22
    • 文件大小：582
    • 提供者：zhang chunhui

  1. booth

    0下载：
  2. radix 2 booth multiplier verilog code

  3. 所属分类：VHDL-FPGA-Verilog

  1. Serial-parallel-multiplier-verilog-design

    0下载：
  2. Serial parallel multiplier verilog design source code

  3. 所属分类：MiddleWare

    • 发布日期：2016-07-05
    • 文件大小：27648
    • 提供者：dorababugfree
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