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mutli20
- 一个乘法器的程序,经过调试的,非常好用的,去看看.-a multiplier procedures are followed, debugging and very useful, and see.
chengfa
- 一种小小的乘法器，基于VC++，可以说是一个比较简单的练习MFC与C++的小程序。
lab_text
- EDA考试的五种题目编程，其中包括五人表决器，抢答器，乘法器，自动售货机等， 编译环境为ISE，程序语言VHDL-eda text ise vhdl
adder
- 此程序是用verilog语言编写的8位加法树乘法器，这种乘法器速度快，可以实现一个周期输出一个结果…-This program is written in verilog language 8-bit adder tree multiplier, the multiplier speed and the ability to achieve a cycle of output of a result ...
mul64
- 64位乘法器设计实验是我在科大的第一个课程设计，verilog程序的熟练掌握对于微电子专业的学生来讲是非常必要的，对于此次设计我也花费了很长时间。 本设计分为3个部分，即控制和（1）状态选择部分，（2）乘法器部分，（3）加法器部分。 以下我将按此顺序进行说明。需要指出的是，在实际设计中的顺序恰好是颠倒的，这与设计思路有关，在刚开始的时候由于对整体没有一个很好的把握就先选择最简单的一部分几加法器开始入手，然后就是乘法器，最后作乐一个状态控制电路将两部分联系起来。 -A 64-bit m
Crossover
- 分频器的设计，包含普通分频器和占空比为50 的奇数分频 ；4位乘法器的VHDL程序；-Crossover design, including general divider and the duty cycle of 50 of the odd frequency 4-bit multiplier VHDL procedures
88VHDL(1)
- 选用一种设计方案定制ROM（乘法器宏模块）的方法设计一个八位乘法器，利用quartus软件进行VHDL程序的编写，然后对程序进行仿真验证，并对所设计的乘法器进行评价。-Use a custom ROM design ( multiplier macro module ) method to design a eight multiplier, the use of quartus software VHDL program, then the program is validated by si
mux16
- 乘法器，verilog语言实现，16位*16位，位数可调，改动相应程序即可。-Multiplier, verilog language to achieve, 16* 16 digit adjustable changes corresponding program can.
EDA
- EDA课程设计，设计的四位乘法器，原理，仿真结果及其原程序。-EDA curriculum design, the design of the four multipliers, the principle of simulation results and its original program.
vhdl1
- 该程序实现了运用VHDL实现数字音频滤波，同时在FIR 滤波过程中减少了加法器和乘法器使用数量，大大减小了内存-The program implements the use of VHDL digital audio filtering, while in the FIR filtering process to reduce the number of adders and multipliers used, which greatly reduces the memory
9_6
- 介绍一个包含编辑框控件的“乘法器”程序，使用者在“乘数”或者“被乘数”编辑框输入数字的时候，程序可以随时计算乘法的结果-Introduction of an edit control that contains " multipliers" program, the user " multiplier" or " multiplicand" edit box enter a number, the program can be readily