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f_add
- 本文件包是在MAX+plus II 软件环境下实现半加器的逻辑功能
MAXPLUS2
- EDA课程所用的Max Plus2软件，制作的半加器，有图像文件，有波形文件，建议看看，
1002016p_Sa
- 设计一个两位全加器，并用发光二极管显示结果。全加器的三个输入（二个数字输入，一个进位输入）用实验箱中W1,SW2,SW3控制，二个输出用发光管LED1,LED2显示。整个设计采用层次设计方法，顶层文件采用原理图输入法。整个电路设计思路分三部分： 1半加器电路设计； 2.全加器电路设计，是在半加器的基础上设计的； 3.数据输入，输出电路设计。
f__adder
- 全加器，半加器，或语句，三个建在一个文件中就可以用了-Full adder, half adder, or statement, three built in one file can be used
testZ
- 八位加法器的原理图实现方法和一位半加器 全加器的原理图实现-Eight adder schematic diagram of the method and a half adder full adder schematic diagram of the realization of
sy1_yt
- 在max-plus 环境下使用vhdl语言实现用半加器组成全加器的功能。-In the max-plus environment, using vhdl language component with half adder full adder function.
VHDL
- 加法器、寄存器、半加器、译码器的硬件描述语言的描述-describe summator ，register，half adder,decoder with VHDL
06half_adder
- 器件EP4CE6F22C8N 一位半加器(Device EP4CE6F22C8N a half adder)
kebenchengxu
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3
lab0_32
- 大学生专业课的lab，用Verilog实现半加器(the necessary lab for college students to fulfill the function of half-adder)