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ThreadSync
- 该应用程序运行后自动创建两个线程。线程1每50毫秒计数器加1，线程2每100毫秒计数器加1。只读编辑框中分别显示两个计数器的值。两个命令按钮分别控制线程1和线程2的挂起和恢复。“同步”复选框控制两线程的同步，当处于同步状态时，同一时刻只能有一个线程拥有信号量对象，当某一线程拥有信号量对象时，计数器加10，然后释放信号量对象。由于两线程优先级相同，因此，执行结果是每个线程计数器一次以10为步长增加。-run the application automatically creates two thr
cnt60
- 同步计数器和异步计数器在设计时有哪些区别？试用 六进制计数器和一个十进制计数器构成一个六十进制同步计数器。-synchronous and asynchronous counter counter in the design these differences? 6 probation and 229 counters constitute a decimal counter a six decimal synchronous counter.
stasus1-counting
- 连1状态计数器与输出控制电路的功能有两个：一个是对状态比较器输出的连1状态进行计数，当计数器的计数量达到设置值是，计数器输出为1，并控制“并行输入与状态控制”电路，使各并行输出位置“0”。这样，状态比较起的各输入位皆为“0”，则其输出为“0”，表示状态已同步；若状态不同步，则连“1”计数器的输出始终为“0”。 连“1”计数器的另一个功能是：当其输出为1时，才使误码计数其进行计数。若在整个系统已同步后，出现了状态失步，则通过图中的误码统计与门限检测电路的输出状态控制连1计数器。en端的信号来
cnt
- 带有异步复位和同步时钟的十进制加法计数器
MyThirdProject
- 含异步清0和同步时钟使能的加法计数器的设计
yibuqinglin
- 含异步清0和同步时钟使能的4位加法计数器 含计数使能,异步复位和计数值并行预置功能4位加法计数器,由实验图1所示,图中间是4位锁存器 rst是异步清信号,高电平有效 clk是锁存信号 D[3..0]是4位数据输入端.当ENA为 1 时,多路选择器将加1器的输出值加载于锁存器的数据端 当ENA为 0 时将\"0000\"加载于锁存器.
有译zhup
- 交通灯控制电路 一、 设计任务与要求 1．设计一个十字路口的交通灯控制电路，要求甲车道和乙车道两条交叉道路上的车辆交替 运行，每次通行时间都设为25秒； 2．要求黄灯先亮5秒，才能变换运行车道； 3．黄灯亮时，要求每秒钟闪亮一次 。 二、实验预习要求 1．复习数字系统设计基础。 2．复习多路数据选择器、二进制同步计数器的工作原理。 3．根据交通灯控制系统框图，画出完整的电路图。-a control circuit design tasks and requirements 1. Design
ttvvfg
- 带有异步复位和同步时钟使能的十进制加法计数器
work2CNT10
- 设计含异步清零和同步时钟使能的加法计数器
cnt10
- 含异步清0和同步时钟使能的加法计数器，可以通过时钟源的选择，实现不同速度的输出。-With asynchronous and synchronous clock-ching 0 enabled adder counter, clock source can be the choice of different speeds to achieve the output.
cnt_100
- 带有同步复位的可加载的100制进的可加可减计数器-With synchronous reset can be loaded into the 100 system can be increased or decreased Counter
mstimer
- 精确的毫秒计数器，用定时计算，音视频同步分析，-Ms accurate counters, used from time to time, the analysis of audio and video synchronization, etc.
counter_5_reversible
- 带置位的同步可逆（加1或减1）5进制计数器。-Reversible synchronous with the set (plus one or minus 1) 5 binary counter.
adder
- 基本组合电路 含异步清零和同步时钟的加法计数器-Basic combinational circuits with asynchronous clear and the addition of synchronous clock counter
bcd60counter
- 同步的60进制计数器 均用四位二进制表示-60 synchronous binary counter with four binary
fifo-code
- Verilog代码：同步\异步FIFO。包含格雷码计数器.-Verilog code: syncronous\asyncourous FIFO. containing gray counter.
Freq_counter_ise12migration
- 用verilog实现的一个频率计数器，可分别在不同的频率下计数（自己设定），里面有几个有用的小模块，分频，计数，显示，同步，进位等-Verilog to achieve a frequency counter, respectively, in different frequency count (set), there are several useful modules, divide, count, display, synchronization, binary, etc.
Counter
- 两种方法实现的同步计数器 （包括例化的），提供全部代码。-Synchronous counter in two ways (including the example of), provided all the code.
kebenchengxu
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3
counter4b
- Vivado同步计数器VHDL设计 具有异步复位和同步预置数功能 同步计数器同步计数器同步计数器(The Vivado synchronous counter VHDL is designed with asynchronous reset and synchronous preset function, synchronous counter, synchronous counter and synchronous counter.)