基于MAX PLUS 2 FPGA 依据状态机结构的10禁止计数器 内附其仿真图-MAX PLUS 2 FPGA based state machine based on the structure of the 10 counter containing the prohibition of the simulation map

基于FPGA闹钟系统的设计。 1.秒模块实际上是一个计数器，一秒记录一次并输出。 2.分，时模块在一个脉冲上升沿计数一次的基础上，加入了时间调整控制。 3.调整时间的控制模块，在使能信号有效时，才可实现时分的调整。 4.闹钟调整及控制模块，可实现闹钟设时的调节功能。 5.显示模块，实现时间与闹钟显示的切换。 6.闹铃模块，实现闹铃的发声装置。 7.总逻辑模块，实现电子闹钟相应功能的总系统。 -FPGA-based alarm system design. 1. S

基于FPGA的工程文件，是一个10位计数器的源码，适合分频使用-FPGA-based project file, is a 10-bit counter source for crossover use

附件包括两个内容1.基于FPGA原理图设计的十进制计数器的ISE工程2.指导书一份。采用的软件平台是ISE13.3，硬件平台是Spartan-3E。-Appendix includes two contents of 1 based on the decimal counter FPGA schematic design of the ISE project a 2 guide book. The software platform is ISE13.3, the hardware platfo