含异步清0和同步时钟使能的加法计数器，可以通过时钟源的选择，实现不同速度的输出。-With asynchronous and synchronous clock-ching 0 enabled adder counter, clock source can be the choice of different speeds to achieve the output.

这是十进制计数器的源程序，有需要的同学可以参照一下！-This is the decimal counter source, needy students can refer to you!

Clk为50MHz的时钟信号输入；rst为复位控制按键（低电平有效）；en(0-2)通过三个按键分别控制3种状态（低电平有效）。 1. 当en(0)=`0`时，启动加法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁 2. 当en(1)=`0`时，启动减法计数并将结果动态显示到两位数码管上，同时另外的两位数码管的6段以相反方向按顺序闪烁，闪烁方向与加法的相反； 3. 当en(2)=`0`时，启动LED闪烁功能，LED灯按顺序逐个流水闪动； 4.

基于vhdl的十进制计数器的设计，有计数的功能，是最基础的vhdl模块- Decimal