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FPGA_27eg
- FPGA很有价值的27实例.rar 包括 LED控制VHDL程序与仿真 2004.8修改.doc； LED控制VHDL程序与仿真； LCD控制VHDL程序与仿真 2004.8修改； LCD控制VHDL程序与仿真； ADC0809 VHDL控制程序； TLC5510 VHDL控制程序； DAC0832 接口电路程序； TLC7524接口电路程序； URAT VHDL程序与仿真； ASK调制与解调VHDL程序及仿真； FSK调制与解调VHDL程序及仿真
FPGA
- SDRAM控制模块；图象采集系统说明性稳当；DSP图象采集系统。SDRAM作为存储器。
cpu
- 融会贯通计算机组成原理课程的内容，通过知识的综合运用，加深对计算机系统各个模块的工作原理及相互联系的认识； 学习运用Xilinx公司的Foundation技术进行FPGA设计和调试的基本步骤和方法，熟悉EDA的设计、模拟调试工具的使用，体会FPGA技术相对于传统开发技术的优点； 培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。
FPGA-global-clk-design-
- FPGA的全局时钟应该是从晶振分出来的，最原始的频率。其他需要的各种频率都是在这个基础上利用PLL或者其他分频手段得到的；因为全局时钟需要驱动很多模块，所以全局时钟引脚需要有很大的驱动能力，FPGA一般都有一些专门的引脚用于作为全局时钟用，他们的驱动能力比较强-FPGA' s global clock should be divided out from the crystal, the frequency of the most original. Other needs of the
dds
- 输出波形频率调整问题； 波形精度问题； 滤波问题； 多种指标输出（电压、电流、功率、相位）； 自身优点（任意波形发生器）。 -Output waveform of the frequency of adjustment problems waveform accuracy issues filtering problem a variety of indicators of output (voltage, current, power, phase) its own
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- 图像技术的应用 ： 包括：基于FPGA的图像处理系统； 基于图像特征的景象匹配辅助导航系统中的关键技术研究； 图像导航技术的发展和应用 -Application of imaging technology: including: FPGA-based image processing system images based on image feature matching assisted navigation system in the research of key te
6713_FPGA
- DSP+FPGA+USB2.0板子电路图 DSP是6713；FPGA是XilinxXC2S200；USB芯片是CY68013A-128AXC-DSP+ FPGA+ USB2.0 circuit board DSP is 6713 FPGA is XilinxXC2S200 USB chip is CY68013A-128AXC
Tsdi_receiveh
- 本程序是关于SDI 接口的描述，以用FPGA代替相关关芯片； sdi_receive， -This program is a descr iption of the SDI interface, to correlation. Chip FPGA instead sdi_receive,
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- FPGA 实现全双工异步串口（UART），与PC 机通信。1 位起始位；8 位数据位；一个停止位；无校验位；波特率为2400、4800、9600、11520 任选或可变（可用按键控制波特率模式）-FPGA to achieve full-duplex asynchronous serial interface (UART), to communicate with the PC. A start bit 8 data bits one stop bit no parity bit 240
Example-s1-1
- 面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能运行的频率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从宏观上看，整个芯片满足了处理速度的要求，这相当于用面积复制换取速度的提高。面
PLL
- 在FPGA里加入时钟锁相环，输出多种时钟，最后用modelsim对源代码进行了仿真处理；-Join clock PLL simulation
FPGA
- 设计一个电子琴，支持手动弹奏、自动演奏、弹奏回放等功能，具体要求如下： 可通过8个音符键产生8个频率（还可扩展），对应8个音符（中音1，2,3，4,5,6,7和高音1），这些频率输出经放大后驱动喇叭，发出声音。当按下手动弹奏键时，按下音符键后就选通相应的频率输出，若同时打开录音开关，可将所奏音乐记录下来，然后在关掉录音开关后，按下回放键可实现演奏音乐回放；按下自动演奏键时，存储器里事先编写好的音符信息被依次取出，去选通各个频率输出，实现自动奏乐。 -Can produce eig
kehshechenxu
- 编制一全双工UART电路，通过试验箱MAX202E转换成RS232电平，与计算机进行通讯实验，设置8个按键，按键值为ASIC码“1”~“8”，通过串口发送给计算机，在计算机上显示键值，同时在数码管最高位显示；计算机可发送“0”~“F”的ASIC码，FPGA接收后在数码管低位显示0~F。通过按键可设置波特率。 要求：波特率为三种 1200、2400、9600，由1个按键选择，3个LED分别指示； 数据格式为1位起始位、8位数据位和一位停止位； 上位计算机发送接收软件可使用
实验三（1）的指导书
- 8-3优先编码， 1、学会用Verilog语言的描述方式来设计电路； 2、熟悉8—3优先编码器，并用Verilog语言实现其功能； 3、掌握Cyclone系列FPGA的程序加载，熟练掌握将.sof文件加载到实验箱中，实现8—3优先编码器的效果。(8-3 priority coding, 1. Learn to design the circuit with Verilog descr iption; 2. Familiar with 8-3 priority encoder and i
EEPROM接口的FPGA实现
- EEPROM接口的FPGA实现 工程说明 AT93C46在DI接收到读指令时，地址被解码，数据在DO引脚上串行输出。写周期是完全自主调时的，在写入之前不需要单独的擦除周期。本项目要求AT93C46完成读和写功能的混合功能。 案例补充说明 本案例要求实现一个AT93C46的接口能够根据命令，实现EWEN、WRITE和READ功能，在这里我们提供了具体的设计思路： 1. 上游模块在rdy=1时，给出start命令，开始进行EWEN、WRITE或者READ操作；在rdy=0期间，star
BeMicro MAX 10-schematic_a4-20141008
- MAX10 FPGA 官方开发板原理图(MAX10 FPGA Schematic diagram of official development board)
square_wave
- 使用FPGA的verilog语言生成方波调制波形(To generate square wave)
matlab实现dvbt2_syn
- DVB-T2帧同步模块，先做了matlab实现可以实现效果，再转到FPGA上进行了实现；里面还有复数小数转二进制以及二进制转复数小数的代码(The DVB-T2 frame synchronization module is implemented first by MATLAB, and it can achieve the effect. Then it is implemented on FPGA. There are also codes for complex decimal to b
茶叶茶艺茶道茶文化PPT模板
- 现在已知： 1)A美国人是医生。 2)E和俄罗斯人是技师。 3)C和德国人是技师。 4)B和f曾经当过兵，而德国人从未参过军。 5)法国人比A年龄大；意大利人比C年龄大。 6)B同美国人下周要去西安旅行，而C同法国人下周要去杭州度假。(Now it's known: 1) A American is a doctor. 2) E and the Russians are technicians. 3) C and the Germans are technicians. 4) B and f h
071162程序
- 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz。 （5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综