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DIVCLK
- 该程序是用VHDL语言实现的时钟分频程序，可以把高频时钟信号分成低频时钟信号，便于实际应用。-The program is the realization of VHDL language program the clock frequency, high frequency clock signal can be divided into low-frequency clock signal, to facilitate the practical application.
DVF
- 数控分频器的设计数控分频器 端口定义： CLK：时钟输入 D[7..0]：预置数据 Fout：分频输出 说明： D[7..0]作为8位加1计数器的初值，初值越大，分频输出频率越高，反之越低， -NC NC divider divider port the definition of design: CLK: Clock input D [7 .. 0]: preset data Fout: frequency output that: D [7 .. 0] as
CLOK
- 时钟分频。使用原有高频信号，将其10倍频，得到可用于八段数码管显示的扫描信号-Clock frequency. The use of the original high-frequency signal, frequency-doubling of its 10, the eight can be used to display the scanned digital signal
3FSK.vhd
- 利用MAXPLUS作为仿真工具，用VHDL语言编程，采用频率键控法实现3FSK调制。对输入的系统时钟分别进行2分频，4分频和8分频得到这3种频率。通过对数字基带信号进行双二进制编码得到3个电平值，把它们作为三选一开关，来分别选择不同的频率值、选择不同的信号，从而实现3FSK调制。-As a simulation tool used MAXPLUS using VHDL language programming, using frequency shift keying modulation me
fenpin27
- VHDL硬件语言系统时钟27分频程序，可用于各种时钟分频参考-VHDL hardware language system clock frequency of the program, 27 points can be used for a variety of clock divider reference
clock1
- 该代码实现的是使用VHDL语言编程实现的FPGA上的时钟分频。通过修改代码中的参数改变FPGA的输出时钟频率。-The code implements the VHDL language programming on the FPGA clock divider. Changed by modifying the parameters in the code of the output clock frequency of the FPGA.
clkNdiv
- 很经典的时钟分频代码，直接拿来可以使用 使用VHDL语言编写！-Very classic clock divider code can be directly used to use using VHDL language!
shizhong
- VHDL写时钟，分频模块什么，实现计时。定点报时，定点闹钟，显示年月日。-verilog HDL
example
- 基于VHDL的简单时钟分频程序（可自行更改分频系数）-simple frequency