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ahb_system_generator.tar
- An AHB system is made of masters slaves and interconnections. A general approach to include all possible \"muxed\" implementation of multi layered AHB systems and arbitrated AHB ones can be thought as an acyclic graph where every source node is a mas
ahb_interface.rar
- AHB BUS, Master Slave Arbiter -- example,AHB BUS, Master Slave Arbiter
PCI_BUS_ARBITER
- PCI仲裁器代码，用verilog硬件描述语言写的-PCI Arbiter code, written in verilog hardware descr iption language
9-PCI-Arbiter
- 轮转算法的9-PCI仲裁器，非常适合于设备比较多的情况-9-PCI_Arbiter-Round_Robin
Backoff-verilog
- 一个简单的总线轮询仲裁器Verilog代码 -A simple bus polling arbiter Verilog code
arbiter
- 仲裁器代码,DDR3 SDRAM控制用所给出，请大家参考，-arbiter for ddr3 sdram
ArbiterRR
- Round Robin Arbiter vhdl
verilog
- AHB BUS, Master Slave Arbiter,AHB System是由Master，Slave，Infrastructure 三部分所组成。-example-AHB BUS, Master Slave Arbiter
dma_rtl
- 该代码实现了一个基于Wishbone总线协议的DMA控制器，由于SOC可集成的模块越来越多，本文设计的DMAC包含了31个可编程的DMA通道，能够处理多个DMA传输请求。由于数据在Wishbone总线上传输，在总线接口方面，本文设计的DMAC提供了两个既可以作为主机接口又可以作为从机接口的Wishbone接口。当有多个外设同时发出DMA请求时，本文设计的DMAC采用循环优先级和动态优先级相结合的方式，实现了通道仲裁器二级仲裁的功能。为了提高传输效率，本文设计的DMAC不仅支持数据块的传输，还支持