VHDL写时钟，分频模块什么，实现计时。定点报时，定点闹钟，显示年月日。-verilog HDL

用Verilog写一个多功能数字钟，实现整点报时，切换，年月日周时分秒等的显示。-basic FPGA ,design a founctional digital clock,achieve years、month、day、weeks、hours、minite and so on