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Verilog_HDL_HuaWei_advanced_cours
- 这是华为使用的内部培训教程！ 本文主要介绍了Verilog HDL 语言的一些基本知识，目的是使初学者能够迅速掌 HDL 设计方法，初步了解并掌握Verilog HDL语言的基本要素，能够读懂简单的设计代码并 够进行一些简单设计的Verilog HDL建模。
source
- 包含了四位计数器等基本数字模块的的verilog HDL程序代码,该功能实现,可以直接利用DC进行综合,得到硬件电路,亦能够转换成VHDL语言进行综合
div2 32位除法器
- ：32位除法器 被除数和除数均为16位整数，16位小数 商为32位整数，16位小数 余数为16位整数，16位小数 Verilog HDL 代码-32
PID
- 用Verilog HDL编写的PID程序代码，成功调试，运行良好。-The source code of PID in Verilog HDL.Simulation was successful.
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
DE2_NIOS_HOST_MOUSE_VGA
- 显示控制电路是整个场序彩色显示【15】【16】系统的心设计部分,本文采用Verilog HDL来设计。首先编写对各单元电路进行以行为级描述的Verilog代码,再用EDA工具对Verilog HDL代码进行功能仿真和逻辑综合。-Display control circuit is the field sequential color display 【15】 【16】 system design part of the heart, this paper Verilog HDL to desig
DE2-70
- DE2-70 FPGA开发板学习实例及代码，Verilog HDL-DE2-70 FPGA development board learning examples and code, Verilog HDL
verilog-hdl
- vhdl开发实验相关一些代码，一些实际的小例子，供参考-vhdl development experiments related to some code, some practical small examples for reference
C6474L_EVM_RTL
- TI C6474评估板的fpga源代码，初始化板子必备代码，Verilog HDL硬件语言编写。-TI C6474 evaluation board fpga source code, the code necessary to initialize the board, Verilog HDL hardware language.
src
- 音乐播放器代码 开发平台 VHDL 如需联系 QQ 435918939-codes of music player （verilog HDL）
TFT_verilog_drive
- TFT液晶的Verilog HDL逻辑驱动代码，尽作参考-TFT LCD drive for verilog design only for reference
accsub
- 简单的加法器减法器程序代码，Verilog HDL初学者学习可以使用-Simple adder subtractor code, Verilog HDL beginners can use
keyscanverilog
- FPGA verilog hdl按键去抖代码-FPGA verilog code
sdi_audio
- sdi音频嵌入及解嵌代码,代码使用Verilog HDL语言(SDI audio embedding and decoding code, the code using Verilog HDL language)
至简设计法--VGA_显示动画
- 至简设计法--VGA显示动画 工程说明 本工程VGA显示要求：复位后，屏幕中央显示直径为10的蓝色圆点；按下按键0，圆点图像逐渐变大，直至直径变为400；再按一下按键0，圆点逐渐变小，直到直径为10。此过程要有明显的动画效果。 案例补充说明 本设计的VGA图像动态显示是基于FPGA实现的，采用了Verilog HDL语言编写，再加上有明德扬的至简设计法作为技术支撑，可使程序代码简洁且执行效率高。(Engineering descr iption The engineering requirem
至简设计法--VGA_显示矩形
- 至简设计法--VGA显示矩形 工程说明 本工程VGA显示要求：在显示屏边缘上显示一个红色边框（边框宽为20像素），在屏幕的中央显示一个绿色矩形（矩形长为150像素，高为100像素）。 案例补充说明 本设计的VGA图像显示是基于FPGA实现的，采用了Verilog HDL语言编写，再加上有明德扬的至简设计法作为技术支撑，可使程序代码简洁且执行效率高。(the minimalist design, --VGA shows rectangles Engineering descr iption
wei
- 实现位同步提取的代码部分，使用Verilog语言编程。(Implementing the code part of the bit synchronization extraction)
Flow
- Verilog代码实现数据流输入检测，并综合仿真(Verilog code implements data flow input detection and integrated simulation.)