ＦＰＧＡ数字钟的设计，用VHDL语言编程，max+plus仿真，可在实际电路中验证-FPGA design, VHDL programming, max plus simulation, in the actual circuit verification

本文介绍一种利用 EDA技术 和VHDL 语言 ,在MAX+PLUSⅡ环境下,设计了一种新型的智能密码锁。它体积小、功耗低、价格便宜、安全可靠,维护和升级都十分方便,具有较好的应用前景

这里是我在学校时所写的一些程序，其中有些Java程序可能要重新编译一下才能运行，具体如下：C Course Disign——C语言编写的时钟程序Very Simple CPU——CPU仿真工具StudentQuery——基于SQL语言数据库的学籍管理系统Theory of Computation——一些关于计算理论算法的实现，详见内附说明Hotel——酒店管理系统另外还有一些硬件VHDL方面的程序，整理好后会陆续上传-here at school I wrote some of the proc