用Verilog实现卷积码（2，1，2）的编码器，采用状态机来完成在modelsim下的仿真-Verilog implementation using convolution code (2,1,2) encoder, using a state machine to complete the modelsim simulation under the

卷积编码的VHDL代码，公司内部资料，不是个人随便编写的-VHDL code of convolutional encoding