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timeclock
- 数字时钟设计,可以设置12小时和24小时显示-Digital clock design, can be set for 12 hours and 24 hours show
PCF8563
- 本设计建议以单片机为控制核心，采用PCF8563为时钟基准，LED/LCD显示，设计一数字万年历-The design proposals for the control of a single-chip core clock used for the PCF8563 base, LED/LCD display, the design of figure 1 calendar
sheji2
- 一个秒表的硬件设计，学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-The hardware design of a stopwatch, learn basic digital circuit in the RS flip-flops, monostable multivibrator, the clock generator and counting, decoding display unit integrated circuit applic
Sequencedetector
- 序列检测器可用来检测一组或多组由二进制码组成的脉冲序列信号，这在数字通信领域有广泛的应用。当检测器连续收到一组串行二进制码后，若这组码与检测器中预制的码相同，输出为A，否则输出为B。序列检测I/O口的设计如下：设Din是串行数据输入端，clk是工作时钟，clr是复位信号，D是8位待检测预置数，QQ是检测结果输出端。-Sequence detector can be used to detect one or more sets consisting of binary code from the
digital_clock
- 一个关于数字时钟设计实现的VHDL源代码，已测试过，可以运行-Design and implementation of a digital clock on the VHDL source code has been tested, you can run
szsz
- 基于c语言的单片机数字时钟设计 要求：设计一个数字时钟，显示范围为00：00：00~23：59：59。通过几个开关进行控制，其中开关K1用于切换时间设置（调节时钟）和时钟运行（正常运行）状态；开关K2用于切换修改时、分、秒数值；开关K3用于使相应数值加1调节；开关K4用于减1调节；开关K5用于设定闹钟，闹钟同样可以设定初值，并且设定好后到时间通过蜂鸣器发出声音 -C language-based single-chip digital clock design: Design of a
shuzishizhong
- 这是一个自己设计的数字时钟，功能有调时和闹铃功能。谢谢下载，请支持。-This is a digital clock design, functionality tune when and alarm functions. Thank you download, please support.
shuzishizhong
- 基于multisim的典型数字时钟设计，实现时钟、定时等功能。-Design of digital electronic clock
my
- 电子课程设计，基于EWB的数字时钟仿真，比较完善-E-course design, based on the EWB digital clock simulation, more perfect
clock
- 基于maxplus2的数字电子时钟设计，定点报时响铃-failed to translate
myclock
- 用Verilog HDL设计一个数字时钟，显示时分秒，日期。其中有一个信号键控制显示时钟还是日期。-Using Verilog HDL design a digital clock display minutes and seconds, date. A signal to control the display clock or date.
mulitism_-digital-clock
- 基于mulitism软件的数字时钟设计，数字时钟在 mulitism仿真软件上可以显示时分秒，并有闹钟功能等-Mulitism software based digital clock design, digital clock mulitism simulation software can display minutes and seconds, and alarm clock functions
EDA_VHDL_shuzizhong
- EDA课程设计实验VHDL硬件描述语言实现数字时钟-EDA curriculum design experiments VHDL hardware descr iption language digital clock
shuzhishizhong
- 数字时钟的verilog程序,课程设计，数字电子技术实验，VHDL-VHDL Verilog.
EDAmathclock
- 用EDA软件实现一个基于单片机的数字时钟，能显示时分秒能复位，语言是C语言(Based on the realization of a single-chip digital clock using EDA software can display minutes and seconds to reset, language is C)
跨时钟域的设计
- 在数字电路设计当中，通常会有多个时钟域，所以会涉及到跨时钟域处理的问题(In digital circuit design, usually there will be multiple clock domains, so it will involve cross-clock domain processing issues)
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- 设计一个表示分数的类Fraction。这个类用两个int类型的变量分别表示分子和分母。 这个类的构造函数是： Fraction(int a, int b) 构造一个a/b的分数。 这个类要提供以下的功能： double toDouble(); 将分数转换为double Fraction plus(Fraction r); 将自己的分数和r的分数相加，产生一个新的Fraction的对象。Fraction multiply(Fraction r); 将自己的分数
timer_se
- 数字时钟可以显示分、秒，并通过按键进行复位；数字时钟由四个基本模块组成，顶层模块、分频模块、计数模块、译码显示模块。（1）分频模块 分频器将开发板提供的6MHz时钟信号分频得到周期为1s的控制信号，控制计数器改变状态。（2）计数模块：秒钟和分钟利用两个模60的BCD码计数器实现。计数器分为高4位与低4位分别控制低4位每秒钟加1，变化状态为0~9，低4位状态变化到9时，高4位加1，变化状态为0~5。秒钟计数达到59时，分钟低四位从1开始，每59秒加1，低4位状态变化到9时，高4位加1，变化状态为0
kebenchengxu
- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，同步计数器，序列检测器的设计，序列信号发生器，一般状态机等等。(The small program of some textbooks. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3
数字电子时钟
- 设计一个数字电子时钟能够准点报时并具有校时功能。 时钟功能: 采用数码管显示累计时间，以24小时为周期。 校时功能: 能快速校准“ 时”、“分”、“ 秒”的功能。 整时报时功能: 具体要求整点前鸣叫5 次低音( 500 Hz ) , 整点时再鸣叫一次高音(1 000 Hz左右) , 共鸣叫6 响, 两次鸣叫间隔0 .5 s。(选做) 计时准确: 每天计时误差不超过10 s。(The design of a digital electronic clock can report time