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EWBhelp
- 随着电子技术和计算机技术的发展，电子产品已与计算机紧密相连，电子产品的智能化日益完善，电路的集成度越来越高，而产品的更新周期却越来越短。电子设计自动化（EDA）技术，使得电子线路的设计人员能在计算机上完成电路的功能设计、逻辑设计、性能分析、时序测试直至印刷电路板的自动设计。EDA是在计算机辅助设计（CAD）技术的基础上发展起来的计算机设计软件系统。与早期的CAD软件相比，EDA软件的自动化程度更高、功能更完善、运行速度更快，而且操作界面友善，有良好的数据开放性和互换性。 电子工作平台El
LPC
- 总结的关于LPC工作原理,信号PIN,数据传递时序的介绍.-Summing up the work on the principle of LPC, signal PIN, data transmission timing of the introduction.
1602
- 1602的数据手册，了解1602的编程时序-1602 data sheet, to understand the programming timing 1602
FTOD_SDRAM10.3.18
- FPGA与DSP数据接口转换时序，简单实用的，SDRAM时序读写数据。-FPGA and DSP data interface conversion timing, simple and practical, SDRAM read and write data timing.
EMPIRICAL-ORTHOGONAL-FUNCTION
- fortran语言编写的EOF分析程序，可用于资料的时序和空间场数据分析特征量-fortran program written in EOF analysis can be used for data analysis of the timing and spatial characteristics of the amount of field data
EXCEL-TIMING
- 自制的EXCEL画时序图程序 输入10101010二进制数值即可显示 输入数据前需加“ ”单引号，不然会被自动转换成科学计数 -Homemade the EXCEL draw timing diagram program input 10101010 binary values to display the input data need to add the " ' single quotes, otherwise it will be a
Example-s1-1
- 面积和速度的互换是FPGA/CPLD设计的一个重要思想。从理论上讲，一个设计如果时序余量较大，所能运行的频率远远高于设计要求，那么就能通过功能模块复用减少整个设计消耗的芯片面积，这就是用速度的优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么一般可以通过将数据流串并转换，并行复制多个操作模块，对整个设计采取“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从宏观上看，整个芯片满足了处理速度的要求，这相当于用面积复制换取速度的提高。面
PLL4350_CFG
- ADF4350 配置的verilog hdl程序，模块化设计，输入待配置的数据，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置-Allocation of ADF4350 Verilog HDL program, modular design, input the data to be configured, start signal, can automatically generate timing, complete the configu
FIFO
- 本次设计是完成8bit的数据fifo传输，缓存为8个字节。包含读写功能，能正确实现功能，并通过时序仿真。- The design is complete fifo 8bit data transmission, the cache is 8 bytes. Contains read and write functions, can function properly implemented, and by timing simulation.
LQ-XS128-OLED用PA0123
- 对于OLED屏幕的调试程序，对于嵌入式设备在线观看数据，是非常有帮助的，虽然OLED程序会占用时序，不过也是不错的选择。(For OLED screen debugger, for embedded devices to watch data online is very helpful, although the OLED program will take the timing, but it is also a good choice.)
trendMK_tubian
- Mann-Kendell检测时序数据的趋势和周期(MK detects trends and cycles of timing data)
fpga_instantiation
- spi通讯协议，采用第三种CPOL=1，CPHA=1，（1）通过边沿检测技术得出SCK上升沿与下降沿标志,用于下面状态机中的数据采样及发送。 （2）根据时序图，采用1个状态机分别在SCK上升沿实现数据采样（该固件未调用下降沿数据发送）。无论是采样还是发送，都是高位在前，从Bit[7]到Bit[0]，共8位数据。将采集到的八位数据存放入一个16位寄存器中。(SPI communication protocol, using third kinds of CPOL=1, CPHA=1, (1) t
fall
- 数据挖掘中的重要算法：自回归滑动平均时间序列算法,用于时序数据挖掘()
9G45DDRtest
- 裸板基于9G45的DDR测试样例，可用户判断DDR的空间大小，读写数据完整性，硬件片选是否正确，多颗DDR芯片硬件组合是否正确，硬件线路是否完整，DDR线路时序是否正常。(DDR bare board test case based on 9G45, the user can determine the DDR size of the space, read and write data integrity, hardware selection is correct, a plurality
sequence-labeling-master
- 能够进行序列标注，对时序性数据进行分析处理，能很好的解决相关问题(It can carry on the sequence annotation, analyze and process the time series data, and can solve the related problems well.)
deep-learning-HAR-master
- 一份用tensorflow平台做的cnn分类时序信号，是分类UCI 项目中的人体活动识别（HAR）数据集。该数据集包含原始的时序数据和经预处理的数据（包含 561 个特征）(A CNN classification timing signal made by tensorflow platform is a human activity recognition (HAR) dataset in the classified UCI project. The dataset contains or
TCD1254FGF_Drive
- 基于FPGA Verilog驱动线性TCD1254GFG传感器驱动程序，驱动频率2MHz，帧率333帧每秒，曝光时间调节范围0-3000us，带数据读取时序1MHz。(The driver of linear TCD1254GFG sensor is driven by Verilog based on FPGA. The driving frequency is 2MHz, the frame rate is 333 frames per second, the exposure time
APB_timer
- 设计一个挂载在 APB 总线上的计数器，按照 APB 的时序给计数器赋值，主 机通过地址对计数器进行配置，通过数据输入端口给计数器设置计数器最大值， 并通过数据输出端口输出计数器的计数值。该设计还设置了一个计数完成信号， 当计数器满足模式配置后的计数要求时，会将该信号拉高(A counter mounted on the APB bus is designed. The counter is assigned according to the sequence of APB The compu
MK突变检验及数据
- 针对遥感长时序数据进行MK突变点检验，亲测可用，并在MATLAB中生成折线图(MK mutation point test is carried out for remote sensing long time series data, which can be used for personal test, and line chart is generated in MATLAB)