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PPL
- 该论文设计了一个基于锁相环技术的倍频器，用Proteus软件仿真，效果不错。-Phase-Locked Loop
dpll
- 本文介绍了锁相环路的基本原理，并着重分析了数字锁相环的结构、原理。利用Verilog语言对数字锁相环的主要模块进行了设计，并用Modelsim软件进行仿真。最后给出了整个系统的仿真结果，验证设计的正确性，并在现场可编程门阵列FPGA上予以实现-dpll
SPLL_DSOGI
- 模拟锁定电网角度，参考价值还是不错的，证实可用。(Analog locking grid angle, the reference value is good, confirmed to be available.)