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PID
- 用Verilog HDL编写的PID程序代码，成功调试，运行良好。-The source code of PID in Verilog HDL.Simulation was successful.
cpld11245
- 主要介绍了等精度频率测量原理，该原理具有在整个测试频段内保持高精度频率 测量的优点 同时在该原理基础上，采用了Verilog HDL语言设计了高速的等精度测频 模块，并且利用EDA开发平台QUARTUS11 3 .0对CPLD芯片进行写人，实现了计数等 主要逻辑功能 还使用C语言设计了该等精度频率计的主控程序以提高测量精度。本设 计实现了对频率变化范围较大的信号进行频率测量，能够满足高速度、高精度的测频要 求。-Introduced, such as the accuracy
I2C_Verilog
- I2C（Intel-Integrated Circuit bus）为内部IC控制的双向串行总线，用于连接微控制器及其外围设备的互连。该程序用Verilog HDL语言来实现FPGA模拟I2C协议作为主端对I2C从设备进行读/写操作。-I2C (Intel-Integrated Circuit bus) control IC for internal bi-directional serial bus for connecting micro-controller and its peripher
digi_clock
- VerilogHDL程序，功能是可以实现一个数字电子时钟。-It s a Verilog-HDL procedure which can makes a digital electronic clock.
calculator
- 这是一个设计16位计算器，运用Verilog HDL语言编写，可以实现简单的加减法计算。并且可以在Xilinx91i上仿真。其中 top.v文件为目录，calculator.v为计算器设计，display.v为显示设计，divclk.v为分频设计，keypad.v为键盘设计，并且testkeypad.v为检测程序。-design a 16-bit calculator using the Spartan 3 FPGA on the Digilent circuit board, with an
PC
- Verilog HDL语言编写的32位程序计数器（PC）完整工程及相应仿真，QuartusII7.2下编译通过可正常使用。-Complete engineering and simulation of Verilog HDL language of the 32-bit program counter (PC), QuartusII7.2 compiled through normal use.
ad
- ad采样程序，Verilog HDL，实测可用-ad sampling procedures, Verilog HDL, measured available
fpag
- 蜂鸣器实验程序 ，实现音乐播放，是fpga的程序 -HDL
MUSIC
- 基于Verilog HDL制作的音频程序、-Verilog HDL-based audio programs produced,
counter
- 采用VERIlOG HDL语言设计的一个加法器项目，简单可靠，并把其中测试平台程序加入其中-VERIlOG HDL language designed using an adder project, simple, reliable, and to join the program in which the test platform
dac714_controller
- 控制DAC714输出的Verilog HDL 程序-control the dac714 output
serial_detected
- 序列产生与检测程序，即通过程序产生一段序列，然后检测到目标序列。verilog HDL-Sequence generation and detection procedures, i.e., a sequence generated by the program, and then detecting the target sequence. verilog HDL
AD7865
- verilog HDL语言编写的16位AD采样程序，包含源码和测试文件，已通过测试-verilog HDL language 16 AD sampling procedures, including source code and test files, has been tested
test
- 8B/10B编码程序，注解比较详细的，verilog hdl语言。-8B/10B encoding process, more detailed notes, verilog hdl language.
squre_generate
- 该程序使用Verolog HDL 语言编写，是一个使用DDS原理产生方波的程序，该程序还提供三个按键来改变频率。-This program is developed by Verilog HDL, and is used to generate a squre waveform of any frequancy. This program provide three buttons to change the frequency.
PLL4350_CFG
- ADF4350 配置的verilog hdl程序，模块化设计，输入待配置的数据，启动信号，即可自动产生时序，完成一次配置，模块还有done握手信号，方便用户调用时，反复多次配置-Allocation of ADF4350 Verilog HDL program, modular design, input the data to be configured, start signal, can automatically generate timing, complete the configu
accumulator
- 一个简单的加法器实现程序，已验证，使用的是Verilog HDL编写，适合初学者入门学习-A simple adder procedures, verified, using Verilog HDL prepared, for beginners to learn
accsub
- 简单的加法器减法器程序代码，Verilog HDL初学者学习可以使用-Simple adder subtractor code, Verilog HDL beginners can use
zedboard_master_XDC_RevC_D_v3
- 在这个实验中，使用Mathworks HDL Coder工具产生一个LMS噪声消除的滤波器。HDL coder会基于Simulink模型生成RTL模型封装进IP核。这个滤波器可以自适应地将未知的噪声滤除，输出处理后的信号。(In this exeriment, the Mathworks HDL Coder tool is used to generate a LMS noise elimination filter. HDL coder generates the RTL model base
071162程序
- 设计一个用于篮球比赛的定时器。要求： （1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1； （2）定时器的时间用两位数码管显示； （3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。 （4）输入时钟脉冲的频率为50MHz。 （5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综