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Lift_Controller
- 这个文件包含了我前一段写的关于3~8电梯控制的4-5个程序!并且附有比较详细的注释.准确说这是一份课程设计报告.在最终版本的程序中对于FLEX10K系列器件只占用141个逻辑单元,频率可达60多Mhz,选择CycloneII器件可达260多Mhz.因为包含了好几个程序,希望站长不要只安一个程序处理,能及时开通!-This document contains a section of my previous writing on the 3 to 8 elevator control proced
VerilogHDL
- 本文主要分析了FIR数字滤波器的基本结构和硬件构成特点,简要介绍了FIR滤波器实现的方式优缺点 结合Altera公司的Stratix系列产品的特点,以一个基于MAC的8阶FIR数字滤波器的设计为例,给出了使用Verilog硬件描述语言进行数字逻辑设计的过程和方法,并且在QuartusⅡ的集成开发环境下编写HDL代码,进行综合 利用QuartusⅡ内部的仿真器对设计做脉冲响应仿真和验证。-This paper analyzes the FIR digital filter structure an
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- 十字路口交通信号灯PLC控制系统,本文设计了基于PLC控制的交通信号灯控制系统。该系统选用的可编程逻辑控制器是德国西门子公司的S7-200，具有一定的智能性，即可以根据路面车流量大小对十字路口的交通信号灯按高峰期、正常期和晚间几个时段进行分时控制。-Intersection traffic signal control system PLC, the paper design of PLC based control of traffic signal control system. The s
hdlc_latest.tar
- HDLC在通讯设备中占有重要地位，本文件提供了完整正确的HDLC的硬件逻辑设计！对设计和学习都具有参考价值-HDLC in the communications equipment plays an important role, this document is to provide a complete hardware HDLC correct logic design! Design and learning have a reference value
huawei
- 华为_大规模逻辑设计指导书 ，内部泄露文件，写的很详细，对学EDA的人有帮助-Huawei _ large-scale logic design guide book, leaked internal documents, written in great detail on the school to help people EDA
DigitalLogic
- 组合逻辑电路、时序逻辑电路及数字逻辑电路系统的设计、安装、测试方法-Combinational logic circuits, sequential logic circuits and digital logic circuit system design, installation, testing methods
ps2
- ps2键盘接口逻辑设计，适合做毕业论文或课程设计的同学参考-ps2 keyboard interface logic design, suitable for students thesis or course design reference
WebSite1
- 课程设计数据库与c#课程管理设计及代码 针对某个给定的数据库应用问题，全面运用数据库原理课程所学知识，从系统需求分析着手，进行数据库的概念设计、逻辑设计、物理设计、系统的总体设计和模块设计、编程、调试，并在各个环节中提供相关的文档。 1.技术要求：主要进行数据库设计，并能实现简单的前后台连接，即可以通过前台界面查询、录入、删除、修改数据。 2.编写课程设计说明书（要求20页左右） -Curriculum design curriculum management database
FPGA-FIR-filter-design
- 用数字逻辑语言设计一个十六阶的FIR滤波器，通过数字电路实现滤波处理-Digital logic language design a sixteen-stage FIR filter, the filtering process is implemented by a digital circuit
180nm-CMOS
- hspice 多阈值mos管的库文件，对开发多值逻辑电路很重要，台湾TSMC公司的。-lib file of multi-threshold MOS transistor for multi-valued logic design
VHDL-four-selected-a-data-selector
- 数字电路与逻辑设计实验 四选一数据选择器VHDL语言实现-Digital circuits and logic design experiments four selected a data selector VHDL language
logic-design-of-CPU
- 本文献介绍了基于32位架构的双发射流水线设计。-design of 32bits CPU
uart2bus_latest
- Logic design case study
LD_Lect_1
- Lectures in Logic Design and Computer Architectures
SPI-slave-system
- FPGA时序逻辑设计：串行外围设备接口SPI从设备系统，包括串行时钟线SCK，主机输入/从机输出MISO，主机输出/从机输入MOSI和低电平有效的从机选择线SS。环境为Quartus。-FPGA Timing Logic Design: Serial Peripheral Interface SPI Slave Device System Includes Serial Clock Line SCK, Host Input/Slave Output MISO, Host Output/Slave
Tutorial9 (2)
- Digital Logic Design
逻辑设计基础讲义PPT
- 逻辑设计基础第五版，英文原著的PPT讲义材料(Fifth edition of logical design foundation, PPT lecture material in English original)
StateFlow资料
- stateflow系统仿真分析及设计，对程序逻辑设计大有帮助(The simulation analysis and design of stateflow system is helpful to the logic design of program)
L5 - Combinational Logic Design with Verilog
- combinational circuits
定时器.DSN
- 数字逻辑设计——定时器 1． 设计一个能在0～60分钟内定时的定时器 2． 定时开始工作红指示灯亮，结束时绿指示灯亮 3． 可以随意以分为单位，在60分范围内设定定时时间 4． 随着定时的开始，显示器显示时间，如定时10分，定时开始后显示器依次是0-1-2-3-4-5-6-7-8-10进行即时显示 5． 定时结束时，手动清零(Digital logic design - timer 1. to design a can in 0~60 minutes timer timer 2. timer