搜索资源列表
rijndaelimplemetation
- rijndael算法的一个vhdl语言编写的程序,可供学习者参考交流-a VHDL language procedures, exchange of information for learners
erc32vhdl-1.0.tar
- ERC32 经典的sparc v7 cpu，针对嵌入式应用，欧洲宇航局采用VHDL语言，可综合。-ERC32 classic sparc v7 cpu against embedded applications, European Space using VHDL can be integrated.
scrambler
- 扰码程序，利用VHDL语言实现，适合各种通信系统的扰码。
ofdm_vhdl
- 使用VHDL语言，实现了OFDM系统的系统。主要是有自己编写的FFT、IFFT程序，有比较大的参考价值。请用ISE9.2打开
60counter
- 60进制计数器,其功能是实现60进制计数的vhdl语言
qiduan
- 七段数码管显示程序，用VHDL语言编译的
mos_des
- 这是一个用VHDL语言实现了DES加密功能的程序，由于DES加密的模式，解密时需把密要倒置
aes-vhdl 使用vhdl语言实现aes（rijndael 算法）
- 使用vhdl语言实现aes（rijndael 算法），程序整体封装成为一个package，方便调用-Using vhdl language aes (rijndael algorithm), the program as a whole package as a package, easy call
Linux_bc
- 对vga接口做了详细的介绍，并且有一 ·三段式Verilog的IDE程序，但只有DMA ·电子密码锁，基于fpga实现，密码正 ·IIR、FIR、FFT各模块程序设计例程， ·基于逻辑工具的以太网开发，基于逻 ·自己写的一个测温元件（ds18b20）的 ·光纤通信中的SDH数据帧解析及提取的 ·VHDL Programming by Example（McGr ·这是CAN总线控制器的IP核，源码是由 ·FPGA设计的SDRAM控制器，有仿真代码 ·xili
hundunjiami
- 混沌加密应用于实际电路的VHDL语言编写的电路选通程序。-Chaotic encryption used in the actual circuit of the circuit VHDL language gating process.
Booth_Multiplier
- 布斯乘法器,适用于VHDL语言操作,对于初学者或是深入的人都适宜-Booth Multiplier
state_bar
- 带同步复位的状态机,适用于VHDL语言操作,对于初学者或是深入的人都适宜-state bar
tongxunjiekou
- 基于VHDL语言，实现串行通讯接口功能的主程序-The use of VHDL language implementation of the serial communication interface program
Watchdog
- 基于ＶＨＤＬ语言，实用的看门狗功能设计程序-Based on the VHDL language, and practical watchdog function of the design process
Multiplier
- 基于VHDL语言，实现串并乘法器设计主程序-Based on the VHDL language, to achieve the main program string and Multiplier Design
gaocengdianti
- 基于VHDL语言，实现高层电梯控制器设计程序-Based on the VHDL language, to achieve high-rise elevator controller design process
AES_verilog
- AES 128bit数据,128bit密钥加解密的verilog语言实现-AES 128bit data, 128bit key encryption and decryption of the verilog language implementation
DES
- VHDL语言编写的DES算法，可以参考一下。 -VHDL language of the DES algorithm for reference.
AES
- 详细描述了AES加密算法的过程及S盒变换，用VHDL语言描述，通俗易懂-AES encryption algorithm is described in detail the process and transform S box, with the VHDL language to describe, easy to understand
vhdl
- 用VHDL语言设计一个串并转换电路。输入1位数据，输出8位数据。 验证：串行输入0、1、1、0、1、0、1、0，使结果输出为01101010 -A serial-to-parallel conversion circuit using VHDL design. Enter a data output 8-bit data. Verification: the serial input 0,1,1,0,1,0,1,0, the results output to 01101010