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tcdg[1].vhdl
- 直接仿真就可以使用，子密钥的输出采用了优化设计，节省了资源。-direct simulation can be used, the output Subkey using the optimum design, saving resources.
DES_16keys用VC生成DES加解密算法的16轮密钥
- 用VC生成DES加解密算法的16轮密钥， 可直接用于编写DES的VHDL的密钥生成模块 -Generated using DES encryption and decryption algorithm VC 16-round keys can be directly used to write the VHDL DES key generation module
DES_Verilog
- 这是我用Verilog写的DES加解密程序,准确的说这是一份实验报告,里面不但有程序还有简单的注释[主要是针对仿真的波形的],我主要写的是主控部分,密钥生成部分参考了下版原康宏的程序.该程序即可加密也可解密,选用CycloneII器件即能跑到100Mhz以上.-This is what I used to write Verilog the DES encryption and decryption procedures, accurate to say that this is a test
rc5statemac
- rc5 encryption- rc5 encryption using vhdl, using state machine, more detailed descr iption can be found in ieee papers.
use_3_shoft
- SHA-1的verilog程序，经过优化的了，希望可以对大家有帮助-SHA-1 of the verilog program, optimized, and hope that we can help you
PS_2
- PS_2接口VHDL代码，与开发板配合使用，经过测试可以用-PS_2 interface VHDL code, tested can be used in conjunction with the development board