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Design_of_FPGA_Responder
- 抢答器在各类竞赛中的必备设备，有单路输入的，也有组输入方式，本设计以FPGA 为基础设计了有三组输入(每组三人)，具有抢答计时控制，能够对各抢答小组成绩进行相应加减操作的通用型抢答器；现行的抢答器中主要有两种：小规模数字逻辑芯片译码器和触发器来做，另外一种用单片机来做；小规模数字逻辑电路比较复杂，用单片机来做随着抢答组数的增加有时候存在I/O 口不足的情况；本设计采用FPGA 来做增强了时序控制的灵活性，同时由于FPGA 的I/O 端口资源丰富，可以在本设计基础上稍加修改可以设计具有多组输入的抢
24-line-answer
- 24路抢答器源程序，里面有完整的通信和显示程序-24-way Responder source code
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- 基于485串行通信总线的电子抢答器系统 摘要：本文描述了一种电子抢答器的设计方案和实现。这一电子抢答器系统采用以PC和AT89S51为核心，以多机通信技术特性为基本机制，串行RS485为主要通信手段的架构。它提供了包括抢答时限控制，抢答竞争检测，实时分值更新等主要功能，并辅以相关音响和LED状态指示，最终实现了一种电子抢答器系统的简单原型。 -485 serial communication bus based electronic Responder system Abstract:
keshe_qiangdaqi
- 四路多功能抢答器1）抢答器可容纳二组2位选手，每组设置一个抢答按钮供选手使用；主持人可控制加分减分。 2）电路具有第一抢答信号的鉴别和锁存功能。在主持人按开始键发出抢答指令后， 倒计时显示器显示抢答初始时间并开始倒计时，若参赛选手按抢答按钮，倒计时显示器显示回答初始时间并开始倒计时。此时，电路具备自锁功能，即按下它后，再反复按动该组按钮，不影响显示。具有互锁功能，即某组抢答成功后，能自动封锁其他组的抢答信号； 3）如果无人抢答，计时器倒计时到零，主持人可以按开始键，开始
qdq4
- 四人抢答器，ax516开发板完成功能，基于verilog hdl(Four person responder)