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pll_improvement
- 一种改进的全数字锁相环设计 一种改进的全数字锁相环设计-an improved DPLL design an improved design DPLL
dpll
- DPLL由 鉴相器 模K加减计数器 脉冲加减电路 同步建立侦察电路 模N分频器 构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍) 为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低.
dpll
- DPLL SIMULATION in MATLAB
dco
- dpll的一个中间器件，实现增量-减量DCO功能-dpll of an intermediate device to achieve incremental- DCO function reduction
pll
- 一个实现任意倍频的，输入参考频率未知的pll，已综合实现-frequency multiple rely on dpll，unknown reference input clock
dpll
- All Digital Phase-Locked Loop verilog source code
DPLL
- DPLL的源代码，包含了一个costas环的仿真 ，供参考学习用。-Digital phase loop
all_digital_fm_receiver_latest
- Fm receiver using DP-Fm receiver using DPLL
bit-sychronization
- 全数字锁相环实现位同步，通过3个触发器实现码元的边沿提取。基带码采用M序列仿真。-DPLL to achieve bit synchronization, achieved through three trigger symbol of the edge extraction. Baseband codes using M-sequence simulation.