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UART
- 利用Verilog实现一个UART接口，包含三个源文件rcvr.v\txmit.v\uart.v -Verilog realization of the use of a UART interface, the source file contains three rcvr.v \ txmit.v \ uart.v
45666021UART_send
- 用硬件描述语言V语言，编写的UART串口的发送模块。-Using hardware descr iption language V language, prepared by the sending UART serial port modules.
STM32 USB虚拟串口
- STM32平台 USB虚拟串口 实现通讯特别好用(STM32 USB V uart STM32 USB V uart)
UART发送接收奇偶校验
- 状态机，串口收发，以及奇偶校验。 even_parity.v奇偶校验； receive_byte.v字节接收； send_byte.v字节发送(state machine,UART even_parity.v even parity; receive_byte.v receiving byte; send_byte.v sending byte)