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搜索资源列表

  1. 卷积码、CRC

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  2. 卷积码的C源程序,包括编码器和译码器。 还有一个是循环荣誉校验的vhdl]源码。-convolution of C source code, including the encoder and decoder. There is a cycle of the calibration honor VHDL] source.
  3. 所属分类:嵌入式/单片机编程

    • 发布日期:2008-10-13
    • 文件大小:6873
    • 提供者:潘华林
  1. baseband_verilog.rar

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  2. verilog实现的基带信号编码,整个系统分为六个模块,分别为:时钟模块,待发射模块,卷积模块,扩频模块,极性变换和内插模块,成型滤波器,verilog implementation baseband signal coding, the entire system is divided into six modules, namely: the clock module, to be launched modules, convolution module, spread spectrum m
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:26940
    • 提供者:刘新
  1. convolution_encoder_VHDL

    0下载:
  2. 卷积码编译码,由SERVICE、PSDU、TAIL和PAD域组成的DATA域应进行卷积编码,码率应根据所需的传输速率从R=1/2,2/3,3/4中选择-for 802.11a simulation WLAN FEC convolution_encoder g0=133 g1=171 Rate 0:1/2 1:2/3 2:3/4 for 802.11a simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:126855
    • 提供者:cslbetter
  1. chengxu

    0下载:
  2. 一个分频器,一个卷积编码器的程序,都是VDHL的-A frequency divider, a convolutional encoder program, are VDHL of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1351
    • 提供者:chencong
  1. viterbi

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  2. verilog程序,实现了(2,1,4)卷积码编码,和基于回溯算法的维特比译码器-verilog program to achieve the (2,1,4) convolutional code encoding, and algorithm based on the back of the Viterbi decoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:2881
    • 提供者:xiongherui
  1. ViterbiDecodeK9R12HardDecision

    0下载:
  2. viterbi 硬判决译码,基本实现了(2,1,9)卷积码的硬判决译码,用modelsim RTL仿真通过-hard-decision viterbi decoding, the basic realization of the (2,1,9) convolutional codes hard decision decoding, using modelsim RTL simulation through
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:13031
    • 提供者:maojunling
  1. juanjiqi

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  2. 这是一个卷积器的设计,源码值得好好地学习-This is a convolution design, source code should be a good learning
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-06-05
    • 文件大小:19868
    • 提供者:lzc
  1. cc_encode

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  2. 卷积码,并行编码,FPGA,通过了测试验证-CC Code, Parallel Coding, FPGA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-05-19
    • 文件大小:1243
    • 提供者:天之痕
  1. Convolutionalencoder

    0下载:
  2. 应用VHDL语言实现的卷积编码器的应用程序-Application of VHDL language implementation of the convolutional encoder applications
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:6828
    • 提供者:zxy
  1. juanji

    0下载:
  2. 采用vhdl语言编写的卷积编码(2.1.7),通过调试可直接下载使用-Convolution using vhdl language code (2.1.7) can be directly downloaded through the use of debugging
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2197
    • 提供者:wangminmin
  1. 123

    0下载:
  2. 将通过仿真的VHDL 程序下载到FPGA 芯片EPF10K10LC84-3 上,取得了较为满意的结果。本设计选择的(3,1,2)卷积码和(2,1,1)卷积码,都是极具代表性的卷积码。因为卷积码具有相似的结构和特点,所以(3,1,2)卷积编码器和(2,1,1)卷积解码器的设计思想,具有普遍适用性。-Through the simulation of the VHDL program downloaded to the FPGA chip EPF10K10LC84-3, the obtained s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:5187
    • 提供者:王彬
  1. juanji

    0下载:
  2. FPGA的卷积编码小程序,VHDL描述,参数为2,1,7.-2,1,7 cov with VHDL.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:762
    • 提供者:xhnhd
  1. OFDM_FPGA

    1下载:
  2. OFDM的FPGA实现 内含卷积编码 交织,频偏检测 完整的OFDM实现代码 -The FPGA contains OFDM convolutional coding to achieve interleaving, OFDM frequency offset detecting the full implementation code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2271386
    • 提供者:何渊泽
  1. finial_test

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  2. 卷积码和Viterbi译码的源程序,在Xilinx ISE环境下使用Verilog编写,有助于卷积码和Viterbi译码的学习-Convolutional codes and Viterbi decoding of the source, in the Xilinx ISE environment, use of Verilog prepared to help convolutional codes and Viterbi decoding of the study
  3. 所属分类:VHDL编程

    • 发布日期:2013-11-13
    • 文件大小:5588970
    • 提供者:lxz
  1. convolution

    0下载:
  2. convolution卷积码生成器程序设计及仿真源代码-convolution convolutional code generator source code of program design and simulation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:152318
    • 提供者:ant
  1. FPGA-convolutions-encoder

    0下载:
  2. 卷积码是数字通信中很重要的一种差错控制编码 具有很好的性能,用硬件的形式描述具有速度快,便于修改的优点,通过该种方法设,计的编码器经测试运行可靠正确。-Convolutional codes are very important in digital communication error control coding with a good performance, with the descr iption of the hardware in the form of a fast, eas
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:3844
    • 提供者:will li
  1. encoder

    1下载:
  2. 802.11a卷积码的实现,使用公式133和177,可以用标准viterbi解码-802.11a convolutional code to achieve, using the formula 133 and 177, you can use standard viterbi decoding
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-12-14
    • 文件大小:1024
    • 提供者:Team
  1. 15Turbo

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  2. urbo码是1993年法国人Berrou提出的一种新型编码方法。它巧妙的将卷积码和随机交织器结合在一起;同时,采用软输出迭代译码来逼近最大似然译码-urbo code is 1993 French Berrou proposed a new encoding method. It is clever to convolutional codes and random interleaver together the same time, the use of soft-output itera
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:62861
    • 提供者:wangzhi
  1. 卷积码、CRC

    0下载:
  2. 卷积码的C源程序,包括编码器和译码器。还有一个是循环荣誉校验的vhdl]源码。-convolution of C source code, including the encoder and decoder. There is a cycle of the calibration honor VHDL] source.
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-15
    • 文件大小:6922
    • 提供者:signific
  1. 卷积交织器解交织器设计

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  2. 交织技术通常分为分组交织和卷积交织。分组交织过程是数据先按行写入,再按列读出;解交织过程是数据先按列写入,再按行读出。其特点是结构简单,但数据延时时间长,而且所需的存储器比较大。(Interleaving techniques are usually divided into packet interleaving and convolution interleaving. Packet interleaving process is the first data written by row,
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2017-12-18
    • 文件大小:753664
    • 提供者:一个+
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