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iicDriver
- 本文纤细的介绍了IIC总线原理。并介绍了嵌入式linux驱动的层次结构
嵌入式文件系统的设计与实现
- 本章主要描叙Linux核心对文件系统的支持, 虚拟文件系统（VFS）以及Linux核心对实际文件系统的支持。 Linux的最重要特征之一就是支持多种文件系统。这样它更加灵活并可以和许多其它种操作系统共存。在本文写作时Linux已经支持15种文件系统：ext,ext2,xia,minix,umsdos,msdos,vfat,proc,smb,ncp,iso9660,sysv,hpfs,affs以及ufs。毫无疑问,今后支持的文件系统类型还将增加。 Linux和Unix并
uCOS-View
- uCOS-View,与UCOS II配套使用，V3.1版的，需要UCOS2.6版及以上。很难找的东西，给大家分享。内有详细源码层次结构及使用说明，和windows下的例程，狂赞！
trie
- 1． Trie树作为一种索引树，这种结构对于大小变化很大的关键字特别有用。利用Trie树实现一个英语单词辅助记忆系统，完成相应的建表和查表程序。2． 不限定Trie树的层次。每个叶子结点只含一个关键字，采用单字符逐层分割的策略，实现Trie树的插入、删除和查询的算法，查询可以有两种方法：查询一个完整的单词或者实现以某几个字母开头的单词。
VxWorks_PCI_Bridge_Config.rar
- 介绍了PCI桥的配置空间配置头的结构及其配置原理，介绍了配置空间的访问方法；详细阐述了三种桥（PCI-PCI桥、PCI-ISA桥以及PCI Host桥）配置及其层次结构，对应的各个寄存器的含义，结合VxWorks系统，讲述了基于PowerPC架构的PLX6150桥（PCI6150）芯片、W83628AG以及MPC8247 PCI桥的配置和实现方法。 关键词：PCI桥；PLX6150桥芯片；W83628AG；MPC8247；VxWorks,Describes the PCI bridge con
adder.rar
- 一位全加器可由两个一位半加器与一个或门构成，该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路,A full adder can be two a half-adder and an OR gate structure, the design is the use of hierarchical descr iption method, first of all the design half-adder circuit, be packa
LevelOrderTraverse
- 在链式存储结构条件下实现层次遍历二叉树的各个节点的操作。-Storage structure in the chain under the conditions of the various node-level binary tree traversal operation.
Xilinx_FPGA_tutorial
- Xilinx ISE软件使用实例 Foundation入门 参数编辑 设计管理器/设计流程向导 FPGA editor 底层编辑器(floorplanner) 硬件调试器（hardware debuger) JTAG编程（JTAG Programmer) LogiBLOX Xilinx FPGA设计进阶 FPGAexpress的使用 Vertex器件结构 层次设计和同步电路设计 HDL设
android_usb_windows
- androi平台下USB的接口程序，便于我们学习android的层次结构-androi Platform USB-interface program to facilitate the hierarchical structure we learn android
USB_camera
- 给出Linux 环境下USB驱动的模块层次结构，包括主控制器驱动、USB 核心驱动和USB设备驱动程序组成，以及USB 接口摄像头驱动模块的层次结构，对底层usbvideo 模块进行分析，对usbvideo 中的函数进行了分类，修正其设计上的一个缺 陷，给出上层微型驱动的实现，最后通过移植USB 摄像头驱动程序到三星公司的SMDK2410 开发板的试验成功，使该驱动成 功应用在基于Linux 的嵌入式系统上。-Given Linux environment USB drive mod
verilog
- Verilog HDL是一种硬件描述语言，用于从算法级、门级到开关级的多种抽象设计层次的数字系统建模。被建模的数字系统对象的复杂性可以介于简单的门和完整的电子数字系统之间。数字系统能够按层次描述，并可在相同描述中显式地进行时序建模。 Verilog HDL 语言具有下述描述能力：设计的行为特性、设计的数据流特性、设计的结构组成以及包含响应监控和设计验证方面的时延和波形产生机制。所有这些都使用同一种建模语言。此外，Verilog HDL语言提供了编程语言接口，通过该接口可以在模拟、验证期间
MC8051
- 摘要:分析了与标准8051 MCU 兼容的MC8051 IP 核结构原理与设计层次，详细论述了MC8051 IP 核的FPGA 实现与 应用方法。通过试验验证，其性能比标准8051 MCU 高，方便与系统其他模块的集成。在各种嵌入式系统和片上系统 中使用该IP 核具有重要意义。 关键词: 单片机； MC8051； IP 核； FPGA； VHDL-Abstract: This paper is compatible with standard 8051 MCU MC8051 IP c
FullAdder
- 要求在Quartus II软件，利用VHDL完成层次式电路设计，电路中的元件可以用VHDL设计也可以用库元件连线构成再封装。借助EDA工具中的综合器，适配器，时序仿真器和编程器等工具进行相应处理。输入方法不限制。适配采用Cyclone系列的EP1C6Q240C8。要求综合出RTL电路，并进行仿真输入波形设计并分析电路输出波形。要求采用层次式结构设计。-Quartus II software requires the use of VHDL complete hierarchical circui
Traffic_Light
- 根据城市的十字路口各部门和在不同时间的交通流量，智能交通灯控制方案，并给出基于VHDL语言，采用层次结构设计的QuartusⅡ模拟思想。-According to the different branches of city’s intersections and the traffic flow at different times, the program of intelligent traffic light controller based on VHDL is given and s
verilog
- verilog学习课件。介绍了verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。-verilog learning courseware. Introduced the verilog hardware descr iption language basics, including basic elements of language and basic structure, and the use of the language
fulladder
- 由数字电路知识可知，一位全加器可由两个一位半加器与一个或门构成，其原理图如图1所示。该设计利用层次结构描述法，首先设计半加器电路，将其打包为半加器模块；然后在顶层调用半加器模块组成全加器电路；最后将全加器电路编译下载到实验箱，其中ain,bin,cin信号可采用实验箱上SW0,SW1,SW2键作为输入，并将输入的信号连接到红色LED管LEDR0,LEDR1,LEDR2上便于观察，sum,cout信号采用绿色发光二极管LEDG0,LEDG1来显示。 图1.1 全加器原理图-it s a
ppt
- linux系统编程，计算机系统的基本构成 处理器，主存，I/O模块，系统总线 中断的分类 程序中断，时钟中断，I/O中断，硬件失效中断 存储器的层次结构 Register->cache->main memory->disk 操作模式分为？内核模式，用户模式任何资源分配和调度策略都必须考虑的三个因素公平性，有差别的响应，有效性-linux system programming, the basic structure of a computer syste
LabA1Design2
- 设计模式比较器电路：电路的输入为两个8位无符号二进制数a、b和一个模式控制信号m；电路的输出为8位无符号二进制数y。当m=0时，y=MAX(a,b) 而当m=1时，则y=MIN(a,b)。要求用多层次结构设计电路，即调用数据选择器和比较器等基本模块来设计电路。-Design pattern comparator circuit: circuit input as two 8-bit unsigned binary numbers a, b and a mode control signal m
LabA1Design1
- 设计求两数之差的绝对值电路：电路输入aIn、bIn为4位无符号二进制数，电路输出out为两数之差的绝对值，即out=|aIn-bIn|。要求用多层次结构设计电路，即调用数据选择器、加法器和比较器等基本模块来设计电路。-Design for the number two absolute value of the difference between circuits: circuit input aIn, bIn a 4-bit unsigned binary number, the circu
cnt
- 在ise开发环境下，建立顶层模块和子模块的层次结构，其实现的功能是一个可复位课暂停开始继续的建议秒表-In ise development environment, establish a hierarchy of top-level modules and sub-modules, and its function is to achieve a resettable class resumes proposal to suspend the stopwatch