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vhdl
- VHDL教程 ppt版 绪论 第一章 VHDL基本结构 第二章 VHDL语言元素 第三章 VHDL的描述风格 第四章 VHDL的主要描述语句 第五章 组合逻辑电路设计 第六章 时序逻辑电路设计
Des2Sim
- 本文介绍了一个使用 VHDL 描述计数器的设计、综合、仿真的全过程，作为我这一段 时间自学 FPGA/CPLD 的总结，如果有什么不正确的地方，敬请各位不幸看到这篇文章的 大侠们指正，在此表示感谢。当然，这是一个非常简单的时序逻辑电路实例，主要是详细 描述了一些软件的使用方法。文章中涉及的软件有Synplicity 公司出品的Synplify Pro 7.7.1； Altera 公司出品的 Quartus II 4.2；Mentor Graphics 公司出品的 ModelSim
CoursewareOfDigitalCircuit
- 这是关于数字电路的ppt课件，对于组合逻辑电路和时序逻辑电路都讲得比较清晰透彻。-This is on digital circuits ppt courseware, for combinational logic circuits and sequential logic circuits have stood out clear and thorough.
ch2ex
- 部分电路模块的VHDL代码，包括组合逻辑与时序逻辑电路-Part of the circuit module VHDL code, including combinational logic and sequential logic circuit
ch4ex
- 一部分简单时序逻辑电路的VHDL源代码，未包含状态机描述-Part of a simple sequential logic circuits VHDL source code, does not contain a descr iption of state machine
ch5ex
- 几个稍微深入的时序逻辑电路和状态机的VHDL代码-Several little-depth sequential logic circuit and state machine of the VHDL code
shuzhiluoj
- 把时序逻辑电路设计和组合逻辑电路设计相结合，设计一个有实际应用的数字逻辑电路余3码转换成2421 BCD 码-The sequential logic circuit design and the design of combinational logic circuit by combining the design of a practical application of digital logic circuits into three yards more than 2421 BCD
jktrig
- 时序逻辑电路中jk触发器的设计，用vhdl语言编写。-Jk flip-flops in sequential logic circuit design, using vhdl language.
1_2
- 在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。-Verilog
Classical_sequential_logic_circuits_tutorial
- 时序逻辑电路经典教程Classical sequential logic circuits tutorial-Classical sequential logic circuits tutorial Classical sequential logic circuits tutorial
Sequential_logic_circuit_analysis_and_design_metho
- 时序逻辑电路的分析方法和设计方法Sequential logic circuit analysis and design methods-Sequential logic circuit analysis and design methods Sequential logic circuit analysis and design methods
eda
- 实验一：不同设计输入方式比较 实验二：VHDL语言编程—组合逻辑电路设计 实验三：VHDL语言编程—时序逻辑电路设计 指导书内容以及详细的程序-Experiment I: comparison of different input methods designed the second experiment: VHDL language programming- Combinational Logic Circuit Design Experiment III: VHDL langu
shixuluojidianlusheji
- 时序逻辑电路设计，FPGA用途，硬件开发，-Sequential logic circuit design, FPGA applications, hardware development,
FSM
- 用程序实现状态机功能，有限状态机是指输出取决于过去输入部分和当前输入部分的时序逻辑电路。一般来说，除了输入部分和输出部分外，有限状态机还含有一组具有“记忆”功能的寄存器，这些寄存器的功能是记忆有限状态机的内部状态，它们常被称为状态寄存器。在有限状态机中，状态寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一种组合。其中，寄存器逻辑的功能是存储有限状态机的内部状态；而组合逻辑有可以分为次态逻辑和输出逻辑两部分，次态逻辑的功能
qddl.ppt.tar
- 掌握门电路和触发器的原理。 学会简单时序逻辑电路的设计和调试方法。-Grasp the principle of gates and flip-flop. Learn simple sequential logic circuit design and debugging methods.
6_VHDL-application-design
- VDHL应用实例，包括组合逻辑电路设计，时序逻辑电路设计，存储器设计，状态机设计 -VDHL application design samples, including combined logic design, timing logic design, memory design, and status machine design
The-temporal-logic-circuit-design
- 时序逻辑电路设计 实验内容 1．触发器（Ｄ型）； 2．计数器（递增、递减）。-Sequential logic circuit design, the contents of an experiment. Flip-flop (D type) 2. Counter (increasing, decreasing).
verilog
- 一些常用verilog代码实例，包含组合逻辑电路，时序逻辑电路，和一些复杂电路模块-Some commonly used verilog code examples.Contains the assembly logic circuit, temporal logic circuit, and some complex circuit module
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- 简单的组合逻辑设计，简单分频时序逻辑电路的设计，利用条件语句实现计数分频时序电路(Simple combinatorial logic design, design of simple frequency division sequential logic circuit and Realization of counting frequency division timing circuit by conditional statement)
QuartusII原理图输入法设计VHDL组合逻辑电路设计VHDL时序逻辑电路设计
- QuartusII原理图输入法设计VHDL组合逻辑电路设计VHDL时序逻辑电路设计三个实验