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vhdlllbaogao
- 成都理工大学基于MAXPLUS II 的设计过程报告内涵有源程序及设计过程中的调试：在文本编辑窗口中输入二进制8位优先编码器的程序； 3设计驱动显示程序如下： 5采用原理图方式设计如下： 6引角分配图如下： 7仿真结果如下： -Chengdu University of Technology II-based FPGA design process report connotation source and the design process Debugging : in
用assign 语句描述的三态门
- 用assign 语句描述的三态门，三态双向驱动器，3-8 译码器，8-3 优先编码器等等,With the assign statement describing the three-state gate, three-state bi-directional drive, 3-8 decoder ,8-3 priority encoder, etc.
decoder_3_8
- 采用VHDL语言编写8线-3线优先编码器，在MAX+plus软件下实现。-Using VHDL language-3 line 8 line priority encoder, in MAX+ Plus software to achieve.
6_coder
- VHDL编写！8-3线编码器大全！ 包括 coder8_3.vhd 8线/3线编码器 coder8_3_1.vhd 8线/3线编码器 sn74ls148.vhd 8线/3线优先编码器 coder16_4.vhd 16线/4线优先编码器-VHDL write! 8-3 line encoder Daquan! Including coder8_3.vhd 8 line/3 line encoder coder8_3_1.vhd 8 line/3 line encoder sn7
coder8_3
- 8-3优先编码程序，是利用VHDL编写的，自己弄得，上传下-8-3 priority coding process is the use of VHDL prepared herself to look, upload the next
VHDL
- EDA技术以EDA软件工具为开发环境，以可编程逻辑器件为实验载体，实现源代码编程和仿真功能。VHDL作为一种标准化的硬件描述语言用于描述数字系统的结构、行为、功能和接口。本设计提出了一种基于VHDL语言的编码器和译码器的实现方法。编码器与译码器是计算机电路中基本的器件，本课程设计采用EDA技术设计编码和译码器。编码器由8线-3线优先编码器作为实例代表，译码器则包含3线-8线译码器和2线-4线译码器两个实例模块组成。课程设计采用硬件描述语言VHDL把电路按模块化方式进行设计，然后进行编程、时序仿
CODER
- 基于FPGA的8线-3线优先编码器的设计，QuartusII编译通过，采用VHDL语言编写。-Based on FPGA eight line-3 line is preferred encoder design, QuartusII compile, USES the VHDL language.
coder_83
- 8/3 优先编码器 输入信号：使用按键1、2、3、4、5、6、7、8。 按键1、2、3、4、5、6、7、8连接：PIO 0—PIO 7；（引脚号为：8、9、10、12、13、17、18、19） 使能信号：可设可不设，这里笔者不设置。 输出信号：数码管8。-8/3 priority encoder input signal: use keys 1, 2, 3, 4, 5, 6, 7, 8. Key 1,2,3,4,5,6,7,8 links: PIO 0-P
WORK4
- 可编程逻辑器件实现VHDL8-3优先编码器-8-3 priority encoder decoder
coder83
- 基于VHDL的8-3优先编码器模块，din0-din7八位二进制输入编码后输出三位编码结果。采用正逻辑设计，高电平有效。-8-3 priority encoder module, based on VHDL din0- din7 eight binary input encoded output three coding results. Adopt positive logic design, high level effectively.
33
- 基础实验_04_优先编码器 ：8位输入3位输出高位优先-Experimental basis _04_ priority encoder: 8 input 3 output high priority
Lab7_pencode83
- 8-3优先编码器的设计与实现.8-3优先编码器的真值表，本实验中用Verilog语句来描述.-Design and implementation of 8-3 priority encoder.8-3 priority encoder truth table, use the Verilog statement in this experiment to describe.
EDA
- 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器（并行输入串行输出） 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器（6位右移寄存器） 19.二十四进制双向计数器 20.二选一 21
8051
- 基于8051单片机的抢答器设计，有四种工作状态的切换，由两个开关控制，兼备记分牌的作用，硬件电路中有一个3线8线优先编码器，节省IO口-Responder 8051-based design, there are four working state switching, the role of the two switches control both the scoreboard, the hardware circuit has a 3-wire 8-wire priority encod
FPGA2
- 基于FPGA的8位输入，3位输出高位优先编码器-Based on the FPGA 8-bit input, three output high priority encoder
VHDL
- 数字电路中常用的3线-8线译码器及8线-3线优先编码器的VHDL语言的功能描述-That is commonly used in digital circuit lines to 3-8 8 line to 3 line priority encoder decoder and the function of the VHDL language descr iption
encoder-and-decoder
- 编码器和译码器，包含一个8线-3线优先编码器和一个3线-8线译码器。-encoder and decoder
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- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字频率计，数字时钟，序列检测器的设计，一般状态机等等。(VHDL code, some textbooks for small programs. Includes 3 -8 decoder, 4 1 selector, 6 elevator, line 8 Line 8 line -3 encoder, -3 prio
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- VHDL代码，一些课本的小程序。包含3线-8线译码器，4选1选择器，6层电梯，8线-3线编码器，8线-3线优先编码器，8选1，BCD-7段显示译码器真值表，半加器，摩尔状态机，数字时钟，序列检测器的设计，一般状态机等等。(VHDL code, some textbooks for small programs. It includes 3 line -8 line decoder, 4 selector 1 selector, 6 elevator, 8 line -3 encoder, 8 l
pencode83b
- 8-3优先编码器，在vivado中的项目，可直接打开.xpr，版本vivado2017.4(8-3encodervivado2017.4)