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  1. CESkinDlgDll

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  2. winCE 下的皮肤对话框,加载JPEG作为皮肤的对话框。还有BTN也可以加载JPEG
  3. 所属分类:Windows CE

    • 发布日期:2008-10-13
    • 文件大小:691263
    • 提供者:yp
  1. btn

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  2. 按钮控制,自己在Spartan-3e板上测试用的-Button control, their testing in the Spartan-3e board used
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:348966
    • 提供者:cynthia_
  1. ise

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  2. 设计微处理器基本输入输出系统,实现投票系统,通过拨码开关(SW0~SW3)输入,当BTN North (V4)键被按下时收集投票。若投票数大于或等于3票,则点亮板上的LD0,并在超级终端输出“Pass!”。若投票数小于3票,则不点亮LD0,并在超级终端输出“Lose!”-Design microprocessor basic input output system, voting system, input via DIP switch (SW0 to SW3) to collect the b
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-11
    • 文件大小:984905
    • 提供者:王先生
  1. ise

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  2. 实现两个2位二进制数的相加,两个数A和B分别对应于板子上的(SW3,SW2)和(SW1,SW0),其中SW3,SW1为高位。BTN 设计微处理器基本输入输出系统,North (V4) 按键为运算执行键。当BTN North按下时,两数相加的结果将通过LD3~LD0显示,其中LD3为最高位,LD0为最低位。同时,超级终端上也会输出计算结果。-Design microprocessor basic input output system, the sum of two 2-bit binary nu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-25
    • 文件大小:968041
    • 提供者:王先生
  1. Lab15_sw2reg

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  2. 开关数据加载到寄存器并显示的设计与实现.3. 设计一个可以把4个开关的内容存储到一个4位寄存器的电路,并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse, 用btn[0]作为输入;8位寄存器模块,用btn[1]作为加载信号;7段显示管上的显示模块x7segbc;分频模块clkdiv,用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-24
    • 文件大小:175069
    • 提供者:penglx1803
  1. Sequence-Detector

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  2. 利用状态机设计一个序列检测器,用以检测“1101”。用btn[1]和btn[0]作为输入分别代表1和0,输入的当前数字显示在数码管最后一位,每当新输入一个数字,之前输入的数字左移一位,依次显示出最近输入的四位数字,无输入时数码管不显示任何数字。clk时钟需要分频后才可作为检测时钟(建议分频至190Hz),每当检测到序列中有“1101”出现时,led[0]点亮,即数码显示管上显示“1101”时led[0]点亮;当按下btn[2]时恢复初始状态。-The use of a state machine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4503
    • 提供者:刘东辉
  1. Digital-Password-Lock

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  2. 数字密码锁具体要求如下: 1. 系统密码设置使用拨位开关sw[7:0],限定为4位密码;sw[7:6]、sw[5:4]、sw[3:2]、sw[1:0]分别对应从左到右密码的第1、2、3、4位;每一位的取值范围限定在0、1、2三个数中。 2. 用btn[2:0]作为输入键,btn[0]、btn[1]、btn[2]分别对应的有效输入为十进制数0、1、2(由于btn数有限,系统不支持解锁含有数字3的密码)。 3. 输入的密码显示在7段数码显示管对应位上,顺序为从左至右,未输入密码时数码管
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4725
    • 提供者:刘东辉
  1. Screen-saver

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  2. 设计一个屏幕保护程序,对其编译,仿真,下载。 屏幕保护程序具体要求如下: 1. 使用ISE附件中的CORE Generator在块RAM/ROM中存储一幅图像数据,将此模块作为屏幕保护程序的一部分,存储屏幕保护程序中所用的图像。 2. 当启动程序或者按下btn[3]时,图像显示在其初始位置(C1,R1)处,(C1,R1)为图像左上角像素点初始位置。这里,我们设置的初始位置即为左上角坐标(0,0)处。 3. 按下btn[0],图像按照设定方式产生动态效果。我们的实验中设计的是按下
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:5235
    • 提供者:刘东辉
  1. Four-bit-signed-number-division

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  2. 设计四位定点有符号整数除法器(op=ai÷bi),软件仿真通过后下载到FPGA板子进行验证 [具体要求] 1、 使用clock为输入时钟信号,其频率为50MHz 2、 使用拨码开关sw7~sw4为被除数ai,其中sw7为MSB(高位),sw4为LSB(低位) 3、 使用拨码开关sw3~sw0为除数bi,其中sw3为MSB,sw0为LSB 4、 使用按钮btn<0>作为输入确定信号,在每次改变输入时按下按钮得到输出结果 5、 以LED7~4为所得商op,LED3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4128
    • 提供者:刘东辉
  1. AVR-Board-update

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  2. PCB complete AVR development board for educational training with the following feature: 7Segment, LEDs Push Btn, LDR, LM35, RS232, ATmega8, ATmega16, ATmega32 etc
  3. 所属分类:Other Embeded program

    • 发布日期:2017-12-15
    • 文件大小:453632
    • 提供者:embedded
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