搜索资源列表
dlx
- DLX CPU VHDL CODE UNIVERSITY
ECE200_LAB4
- Control unit for DLX processor
dlx
- 一个简单的流水线cpu程序，具有加减乘除，移位等功能。-a simple stream
dlx2.tar
- vhdl program of dlx processor
lab
- 系统结构实验报告，WinDLX模拟器是一个图形化、交互式的DLX流水线模拟器，能够演示DLX流水线是如何工作的。该模拟器可以装载DLX汇编语言程序（后缀为“.s”的文件），然后单步、设断点或是连续执行该程序。CPU的寄存器、流水线、I/O和存储器都可以用图形表示出来，以形象生动的方式描述DLX流水线的工作过程。模拟器还提供了对流水线操作的统计功能，便于对流水线进行性能分析。-Computer Systems Architecture Lab
dlxview-win
- DLXview,图形化的系统结构实验研究工具-A useful DLX Architecture Experiment Tool
dlx_verilog
- 使用verilog语音开发的dlx精简指令系统，简单的功能实现，适合初学者学习。-The use the verilog voice development of the dlx Reduced Instruction Set, simple functions, suitable for beginners to learn.
PipelineSim
- 用verilog编写的简单流水线CPU，指令集根据DLX指令集修改而来。只支持定点操作.-Verilog prepared by the simple lines with a CPU, instruction set modified from under the DLX instruction set. Supports only fixed-point operation.
DLX_verilog-kuangjia
- 这是我们学校上课所使用的微处理器体系结构课程实验的代码框架，可以在此基础上添加新的指令，DLX指令集-This is our school curriculum experiments microprocessor architecture code framework, can add a new instruction on this basis, the DLX instruction set
MS-final-project
- DLX 5级流水 实现所有功能 包括跳转指令-DLX 5 stage pipeline to achieve all functions including jump instruction
DLX-pipeline-in-verilog
- verilog实现DLX指令集5段流水线-5 stage DLX pipeline implemented in verilog
dlx_modules.v
- 经典dlx module文件，if和id模块做了部分修改-Classic dlx module file, if id module and made some modifications
IFCtrl.v
- dlx design的if模块，instruction fetch，stage 1-dlx design of if module, instruction fetch, stage 1