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  1. mul_ser12

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  2. 本源码是用Verilog编写的12位移位相加乘法器的设计源码，开发软件为MAX+PLUS，已经测试通过。-The Verilog source code is written in the sum of 12-bit shift multiplier design source code, developing software for the MAX+ PLUS, has been tested.

  3. 所属分类：VHDL-FPGA-Verilog

    • 发布日期：2017-04-05
    • 文件大小：305555
    • 提供者：Aaran
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