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搜索资源列表

  1. ver-fir-coefficient

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  2. vhdl source,ver-fir-coefficient,simulink of fir with soft ware input
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:399562
    • 提供者:heti
  1. DSPBuilderreferencemanual

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  2. DSP Builder 参考手册,主要用于simulink实现算法后,可将其自动转换为vhdl语言应用。-DSP Builder Reference Manual, mainly for simulink algorithm may be automatically converted to VHDL language applications.
  3. 所属分类:DSP program

    • 发布日期:2017-05-16
    • 文件大小:4132267
    • 提供者:zhlm88
  1. MyState

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  2. 这份是实验课上的教师和学生用的实例。关于用matlab simulink仿真状态机并生成vhdl代码的详细内容-The experimental class teachers and students to use examples. Matlab simulink simulation on the use of state machine and generates VHDL code details
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:968970
    • 提供者:张三
  1. DES

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  2. DES加密算法的VHDL实现,采用流水线技术实现-The VHDL implement of DES encrypt algorithmic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-10
    • 文件大小:17718704
    • 提供者:Mr Yang
  1. 2fsk-2psk

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  2. 基于CPLD的数字通信系统 2fsk-2psk 用VHDL产生 2fsk-2psk信号-CPLD-based digital communications system 2fsk-2psk generated by VHDL signals 2fsk-2psk
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3118
    • 提供者:石一鸣
  1. CIC_DEC_4

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  2. CIC抽取滤波器设计,CIC滤波器采用5阶4倍抽取。-CIC decimation filter design, CIC filter order 4 times using 5 samples.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:1103
    • 提供者:42200306
  1. cic

    0下载:
  2. 在MATLAB2007A/SIMULINK环境下用DSP BUILDER8.0实现了五级CIC,解决了溢出问题。生成了可用的VHDL文件。- DSP BUILDER8.0 A 5 stages CIC filer is realized in MATLAB2007A/SIMULINK by using DSP Builder 8.0.The overflow problem is resulved.Useful VHDL files are generated at last.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1542858
    • 提供者:hcq
  1. bpsk

    0下载:
  2. 基于FPGA的BPSK数字调制器的实现,对于学习通信专业的人应该有些帮助-FPGA-Based Digital Modulator BPSK, for people to learn communication professional should be some help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:432035
    • 提供者:李博
  1. tpc

    1下载:
  2. turbo product code used in error correction
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:254465
    • 提供者:ansh
  1. Simulink-to-VHDL-Route

    0下载:
  2. This paper presents the way of speeding up the route from the oretical design with Simulink/Matlab, via behavioral simulation in fixed-point arithmetic to the implementation on either FPGA or custom silicon. This has been achieved by porting
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:147926
    • 提供者:jack
  1. 3813412-Matlab-Simulink-Simulink-Matlab-to-Vhdl.r

    0下载:
  2. Simulink/Matlab-to-VHDL Route for Full-Custom/FPGA Rapid Prototyping of DSP Algorithms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:147945
    • 提供者:T. H. Sutikno
  1. simulink-matlab-to-vhdl

    0下载:
  2. convert matlab and simulink files to vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:181713
    • 提供者:tatta
  1. DDS

    0下载:
  2. 这个是在quartusii和matlab simulink下搭的dds的模型,已经经过仿真是可以的。并且已经转为vhdl代码。-This is quartusii and matlab simulink model to catch the dds, has been the simulation is possible. And has to vhdl code.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1288325
    • 提供者:jiang
  1. 232315digitalPLL

    0下载:
  2. vhdl matlab ...............simulink c++........ probgramme
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:2486
    • 提供者:said
  1. count

    0下载:
  2. VHDL file contains the project data code for final project
  3. 所属分类:DSP编程

    • 发布日期:2017-12-29
    • 文件大小:1024
    • 提供者:jayesh023
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