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搜索资源列表

  1. ALU_verilog

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  2. 用verilog语言编写的4位算术逻辑单元ALU,功能参考74181,包含.v文件以及测试用.vwf文件
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2438
    • 提供者:颜心馨
  1. trafficlight_verilog

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  2. verilog语言实现交通灯,farm road和highway的十字路口,若农场路上检测到车,高速路上交通灯由绿变黄变红,农场路交通灯变绿。农场路上绿灯时间有上限,而高速路上绿灯时间有下限。包含.v文件和测试用.vwf文件
  3. 所属分类:微处理器(ARM/PowerPC等)

    • 发布日期:2008-10-13
    • 文件大小:2398
    • 提供者:颜心馨
  1. DDS小数分频

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  2. 文件列表(点击判断是否您需要的文件,如果是垃圾请在下面评价投诉): DDS小数分频 ...........\Block1.vhd.bak ...........\db ...........\..\add_sub_9mh.tdf ...........\..\DDS.asm.qmsg ...........\..\DDS.asm_labs.ddb ...........\..\DDS.cbx.xml ...........\..\DDS.cmp.
  3. 所属分类:VHDL编程

  1. key_xiaodou

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  2. 该资料是用vhdl编写的按键消抖程序,按键消抖在使用按键的数字电路中非常重要,如果不对按键信号进行处理,有可能会出现大量错误的按键信号。文件key_xd.vhd是按键消抖程序,文件key_xd.vwf是仿真波形文件。该程序已经通过仿真测试,并且在电路板上调试通过,效果理想。-The information is written in the key consumer vhdl shaking procedures, key consumer shaking in digital circuits
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:253078
    • 提供者:lwj
  1. lab2

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  2. D-type storage elements The circuit below contains three different types of storage element: a gated (transparent) D latch, a positive-edge triggered and negative edge triggered D-type flip-flops. Write a VHDL file that instantiates the th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3438435
    • 提供者:sunyan
  1. .tranfervw

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  2. 一款可以生成.vwf的小软件 对编写verilog语言很有用-a software for vwf file of verilog code programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1067674
    • 提供者:贺铮
  1. RS(204-188)decoder

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  2. rs_decoder.v(顶层文件), SyndromeCalc.v(计算伴随式), BM_KES.v(BM求解关键方程), Forney.v(Forney算法求误差样值), CheinSearch.v(搜索错误位置),ff_mul.v(有限域乘法)。 ROM及初始化文件: rom_inv.v(求逆运算), rom_power.v(求幂运算); rom_inv.mif(ROM初始化文件), rom_power.mif(ROM初始化文件)。 仿真波形:
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:15449
    • 提供者:杜洵
  1. ModelSim-Settings

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  2. 设置ModelSim仿真步骤,运用Quartus II 13.0 (32-bit) University Program VWF 波形文件编程功能后,使用ModelSim-Altera进行仿真。-Set ModelSim simulation steps, using Quartus II 13.0 (32-bit) University Program VWF programming function waveform file, use the ModelSim-Altera simulat
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:386372
    • 提供者:yuantielei
  1. RS(204,188)译码器的设计

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  2. RS(204,188)译码器说明 原文件: rs_decoder.v(顶层文件), SyndromeCalc.v(计算伴随式), BM_KES.v(BM求解关键方程), Forney.v(Forney算法求误差样值), CheinSearch.v(搜索错误位置),ff_mul.v(有限域乘法)。 ROM及初始化文件: rom_inv.v(求逆运算), rom_power.v(求幂运算); rom_inv.mif(ROM初始化文件), rom_po
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2019-09-18
    • 文件大小:15360
    • 提供者:HelloFrank0
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