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2011年电子设计大赛e题《简易数字信号传输分析仪》verilog源代码，实现后端采样同步时钟-E Electronic Design Contest 2011 problem " simple digital signal transmission analyzer" verilog source code sample to achieve the back-end clock synchronization
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本文件是在ALTERA公司的QUARTUS下VHDL+原理图编写的时钟同步逻辑-This document is in the company' s QUARTUS ALTERA under VHDL+ schematic written clock synchronization logic
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用Gardner算法时钟同步的BPSK的源程序-Gardner algorithm for clock synchronization with the source code BPSK
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使用FPGA/CPLD设置语音AD、DA转换芯片AIC23，FPGA/CPLD系统时钟为24.576MHz
1、AIC系统时钟为12.288MHz，SPI时钟为6.144MHz
2、AIC处于主控模式
3、input bit length 16bit output bit length 16bit MSB first
4、帧同步在96KHz-The use of FPGA/CPLD set voice AD, DA conversion chip AIC23, FPGA/
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用VHDL 设计的单时钟同步十进制可逆计数器的设计-VHDL design using a single clock synchronization decimal CNTR Design
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时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
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描述跨时钟域分析,分析和解决异步时钟同步设计问题.-Descr iption of cross-clock domain analysis, analyze and solve design problems in asynchronous clock synchronization.
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时钟同步主要用在产生10NHZ时钟已近IRIG-B-Clock synchronization
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This document explains how to configure a Windows CE 6.0 device to have a automatic clock synchronization with a SNTP server
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一种跨时钟域的时钟同步方法，包含源文件和测试文件~-A cross-clock domain clock synchronization methods, including the source files and test files ~
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①在6个不带锁存器的数码管上，实现时钟的动态显示；
②当时钟显示不准时，实现时钟的实时校时功能；
③实现在数码管上、电脑上同步显示实时时钟信号
-① In the six non-digital pipe latches, dynamic display of the clock ② When the clock display are not allowed to achieve real-time clock when the function of the school ③
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本模块是利用时钟同步输入的异步信号，使信号用于状态机处理，减少跑飞的概率。-This module is to use asynchronous clock synchronization input signal, the signal for the state machine, decreases the probability of runaway."
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本文阐明用单片机设计并制作一台简易LED电子显示屏，16行*32列点阵显示的方法，对LED显示模块单元如何进行行列信号控制及信号传输中的驱动问题进行了研究。讨论了单片机控制系统中关键的数据处理以及发送问题，结果表明采用并行数据输入、串行数据及同步时钟输出的专用电路可大大减少CPU的辅助时间，提高数据的发送速度。-This article set out to design and produce with a single chip LED electronic display of a sim
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Verilog 代码 读写时钟同步 复杂三台总线建模-Verilog code to read and write three bus clock synchronization modeling complex
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可控数字钟，通过串口实现红外发射接收，旋转LED实现时间同步显示-Controllable digital clock, through the serial port infrared transmitting and receiving rotating LED time synchronization display
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ARM7 wince系统下对液晶或显示器的分辨率配置程序，该程序可设置分辨率以及正反时钟同步模式。-ARM7 wince system for the resolution of the LCD or monitor configuration program, the program can set resolution, and positive and negative clock synchronization mode.
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引入了D 触发器的长帧同步时钟的产生,其是一个时钟分频的例子，特别提醒了如何在程序中引入触发器，适合初学者引用。-The introduction of the D flip-flop of long frame synchronization clock generation, it is an example of a clock divider, remind how the introduction of the program
Trigger reference for begin
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关于easy fpga开发板的led数码管的驱动；
--输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通，
-- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字
-- 控制时钟clk_dig一位用于时钟同步
--输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内；
-- 控制位ctrl_digout[7:0]共八位，任意时刻只能有一个为高，即只有一个
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关于easy fpga开发板的led数码管的驱动；
此为verilog程序
--输入：控制端ctrl_digin[2:0]共三位，表示（0~7）控制8个数码管的选通，
-- 数据端dig_dtin[3:0]共四位，表示（0~F）控制数码管显示的数字
-- 控制时钟clk_dig一位用于时钟同步
--输出：显示dig_dtout[6:0]共七位，控制A,B,C,D,E,F,G[6:0]小数点不包括在内；
-- 控制位ctrl_digout[7:0]共八位，任意时
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fpga中往往会遇到跨时钟，或者异步时钟，这就需要涉及到时钟的同步问题。-often will be in the fpga experience across clock or asynchronous clock, which relates to clock synchronization issues
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