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基于Verilog的数字锁相环。包括三个模块，数字鉴相器DPD、数字环路滤波器DLF、数控振荡器 DCO三部分构成-Verilog-based digital PLL. Consists of three modules, the digital phase detector DPD, digital loop filter DLF, digitally controlled oscillator DCO three parts
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pid控制单片机编程 DA模块两路（OUT1、OUT2）输出三角波经AD10次采样并与
之比较经数字滤波、双闭环PID调节后PWM生成以及经逆变后
电压控制-pid control of single-chip programming two-way DA module (OUT1, OUT2) output triangle wave by AD10 and compared with samples by the digital filter, double-loop P
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数字环路滤波器是由变模可逆计数器构成的。
该计数器设计为一个17 位可编程(可变模数) 可逆
计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversible counter, counting range is s
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能够完成低相噪、低杂波数字锁相环路滤波器-Low phase noise, low clutter digital phase-locked loop filter design
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it is the collection of the modules involved inthe design of digital fm.the code coves the key components like numerically controlled oscillator, loop filter, fir filter ,phase detector along with the complete cicuit implementation of the digital fm
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数字接收机中的FIR滤波器，环形滤波器设计参考,VHDL代码-the FIR filter， loop filter design in a digital receiver,vhdl code
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本设计是一个数字调频收音机，调频就是频率调制，所谓频率调制就是原来等幅恒频的高频信号的频率，随着调制信号（音频信号）的幅度变化而变化，调频收音机（FM Radio）就是接收这些频率调制的无线电信号，经过解调还原成原信号的电子设备。FM Radio电路一般主要由接收天线、振荡器、混频器、AGC（自动增益控制）、中频放大器、中频限幅器、中频滤波器、鉴频器、低频静噪电路、搜索调谐电路、信号检测电路及频率锁定环路、音频输出电路等组成。本设计就是用单片机控制集成了上述所有FM功能的专用芯片，设计一个数字
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基于FPGA的数字锁相环中环路滤波器的设计-FPGA digital PLL loop filter design
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数字锁相环的设计，包括鉴相器，环路滤波器，spi口输出，分频器的源代码-Digital phase-locked loop design source code, including the phase detector, loop filter, spi port output divider
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单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
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单相数字锁相环 鉴相器 环路滤波器 数控振荡器-Single-phase digital phase-locked loop phase detector loop filter numerically controlled oscillator
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可增可减的计数器，可以用于全数字锁相环中的环路低通滤波器-Either upwards or downwards counter low-pass filter can be used for all-digital phase-locked loop in the loop
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基于costas环路的载波同步，使收发时钟频率和相位一致，环路包括四个部分乘法器和低通滤波、鉴相器、环路滤波器和数字振荡器组成-Based on the carrier synchronization of Costas loop, the frequency and phase of the transmit and receive clock is the same. The loop consists of four parts, including the multiplier and
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2通道ADC 循环采集电压（因外部采集电压高于5v，需用分压电阻分一次压），每个通道电压采集10次，均值滤波后 ，经内部换算，通过数码管显示出采样电压值，大于标准范围则报警（显示fall），标准范围内则显示pass
上传文档为原项目删减后的代码，只需看主函数需要的部分，主函数为调用的函数可不看（与ADC无关）(2 channel ADC (due to external voltage loop acquisition acquisition voltage higher than 5V, w
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