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wavefetch
- ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较，比较的结果可以在波形窗口或者列表窗口中查看，也可以将比较的结果生成一个文本文件-ModelSim waveform can be compared to the current functional simulation with a reference (WLF paper ), the results can be compared in the waveform window or window List
tmer_RD_output_compare_mode
- this is sorce file for renesas microcontroller in which using timer RD in output compare mode.-this is sorce file for renesas microcontroller in which using timer RD in output compare mode.
fpga_sec
- 学习使用波形比较功能的基本方法,ModelSim的波形比较的功能可以将当前仿真与一个参考数据（WLF文件）进行比较，比较的结果可以在波形窗口或者列表窗口中查看，也可以将比较的结果生成一个文本文件-Learning to use the wave function of the basic method of comparison, ModelSim wave function can be compared with a reference current simulation (WLF fil
sdram
- 程序说明: 本次实验控制开发板上面的SDRAM完成读写功能。 先向SDRAM里面写数据，然后再将数据读出来做比较，如果不匹配就通过LED变亮显示出来，如果一致，LED就不亮。 part1是使用Modelsim仿真的工程 part2是在开发斑上面验证的工程 目录说明: part1: part1_32是4m32SDRAM的仿真工程 part1_16是4m16SDRAM的仿真工程 \model文件夹里面是仿真模型 \rtl文件夹里面是源文件 \sim文
compare_files
- program compare files in 2 directories. argv[1/2] - folder_1/2, argv[3] - file with result
compare
- 文件名：compare.c 功能：使用PIC16F877的CCP功能输出指定波形 硬件描述：CCP1作为信号输入端-File Name: compare.c function: the CCP uses PIC16F877 features specified waveform output Hardware Descr iption: CCP1 as a signal input
AssignmentP6
- 1. For the VHDL model given below (Code List One), compare the FIFOs implementations on CPLD and FPGA. (1) Synthesize and verify (simulate) the VHDL design of the FIFOs (2) For CPLD implementation (fit) of the FIFOs, how many MCs (macrocells)
compare
- 用verilog实现文件输入的比较器，如果同一时间输入的数据相同则输出高电平，否则输出低电平，达到比对的效果。-Use verilog implementation file input comparator, if the input data at the same time the same output high level, otherwise the output low level, to achieve the effect of alignment.