DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy

高增益选频放大器，步进6dB,滤波器为MAX260，中心频率1.3K，最大中心频率为4K，包括显示和键盘。-High power gain choose frequency amplifier, step 6 dB, filter for MAX260, center frequency 1.3 K, maximum center frequency for 4 K, including display and keyboard.