搜索资源列表
AV_system_pll
- AV系统数字调谐PLL频率合成器的单片机控制 文章利用LC7218PLL频率合成器在AV领域的电调谐功能,提出了一个TV/FM/AM全景接收机设计方案,重点设计分析了LC7218与单片机之间的I/O数据结构,显示了它优良的性能。
2001_PLL
- 2001年全国大学生电子设计竞赛“索尼杯”得主——调频收音机 本调频收音机主要由索尼公司的FM/AM收音机芯片CXA1019、ROHM公司的PLL频率合成器BU2614(本刊网站上提供了该芯片的资料)和单片机组成。系统以单片机AT89C51为控制核心,实现全频搜索、指定频率范围搜索和手动搜索 数控电位器(X9511)的引入使得音量连续调节而无滑动噪声 液晶显示器显示载频和时钟等信息 采用DC-DC电压转换器使整机在3V电源下稳定工作 为了实现电台存储功能,采用E~2ROM(AT24C04),
PICcontrolmc145170
- PIC单片机控制PLL频率合成器MC145170应用源码．
PhaseNoise.rar
- 小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾, 但是却引入了严重的相位噪声, 传统的相位补偿方法由于对Aö D 等数字器件的要求很高并具有滞后性实现难度较大。$2 调制器对噪声具有整形的功 能, 因而将多阶的$2 调制器用于小数分频合成器中可以很好地解决他的相位噪声的问题, 大大促进了小数分频技术的 发展和应用。文章最后给出了在GHz 量级上实现的这种新型小数分频合成器的应用电路, 并测得良好的相噪性能。,Fractional-N technology to s
DPLL
- 数字锁相环频率合成器的vhdl实现的源代码-Digital PLL Frequency Synthesizer vhdl source code to achieve
CyclonePLL
- Cyclone™ FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟
LMX2306
- LMX2306在锁相环式频率合成器中应用。-LMX2306 PLL Frequency Synthesizer in the application.
sgs32
- Verlog HDL 写得一款32路方波发生器，例子是4路可以自己加，相位可调，频率可调，占空比可调。具体参见readme.doc.此处只提供了源码包含顶层模块sgs32.v 子模块dds.v和pll设置模块altp.v及波形驱动文件-Verlog HDL write a 32 square-wave generator, for example, is able to add 4-way, phase adjustable, adjustable frequency, adjustable d
chenggong1204
- 用单片机控制锁相环，倍频数由外设键盘输入，输了频率范围0.1KHZ到80KHZ-89C51+PLL
PLL
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上； 顶层文件是PLL.GDF-Digital phase-locked loop PLL is the design source code, which, Fi is the input frequency (receive data), Fo (Q5) is
ddfsdemo
- 直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development enviro
X28xx_sourcecode
- word文档内有九个例子源程序： 例1、初始化锁相环及外设时钟函数 例2、.cmd格式文件举例 例3、定时器中断应用举例 例4、利用事件管理器输出多种频率的正弦信号输出例程 例5、SPI和DAC TLV 5617接口例程 例6、CAN总线消息发送例程 例7、使用FIFO缓冲发送数据 例8、使用FIFO缓冲接收数据 例9、ADC应用举例 -this word document includes nine examples of source
pll
- DPLL由 鉴相器、 模K加减计数器、脉冲加减电路、同步建立侦察电路、模N分频器构成. 整个系统的中心频率(即signal_in和signal_out的码速率的2倍)为clk/8/N. 模K加减计数器的K值决定DPLL的精度和同步建立时间,K越大,则同步建立时间长,同步精度高.反之则短,低. -DPLL by the phase detector, K addition and subtraction counter mode, pulse subtraction circuit, sy
zidongpinlv
- 4位自动换挡数字频率计设计 1、 由一个4位十进制数码管（含小数点）显示结果； 2、 测量范围为1Hz~9999KHz； 3、 能自动根据7位十进制的结果，自动选择有效数据的高4位进行动态显示（即量程自动转换），小数点表示是千位，即KHz； 4、 为检测设计正确与否，应将时钟通过PLL和手控分频器产生宽范围的多个频率来测试自动换档频率计功能。 -4 automatic transmission design a digital frequency meter, by a 4
PLL
- 一个基于FPGA的设计，使用锁相环，可以输出多个不同频率的时钟-failed to translate
dfefe.doc
- 该高频正弦信号发生器基于直接数字频率合成（DDS）和数字锁相环技术（DPLL），以微控制器（MCU）和现场可编程逻辑门阵列（FPGA）为核心，辅以必要的外围电路设计而成。系统主要由正弦信号发生、红外遥控、高速模数（A/D）－数模（D/A）转换、信号调制和后级处理等模块组成。-The high-frequency sinusoidal signal generator based on Direct Digital Synthesis (DDS) and digital PLL (DPLL), a
PLL
- 该测试程序用过Verilog HDL实现对PLL的分频，既频率管理功能-The Verilog HDL test procedure used to achieve the sub PLL frequency, only the frequency management function
pll
- TMS3205502的PLL寄存器设置以及PLL频率设置方法-This example demostrates the usage of PLL_config and PLL_setFreq functions
dsPIC33 PLL settings
- 这是Microsoft Office 的Exel样式的计算软件。用这软件来很容易算出dsPIC33F单片机的PLL频率。(This is calculating program for frequency setting of dsPIC33F PLL.)
锁相环频率合成
- 基于51单片机的锁相环频率合成器的设计。使用PLL集成芯片CD4046，可编程分频芯片CD4522（同MC14522），使用LCD1602显示，频率由按键输入。标准输入信号为1khz方波。(Design of PLL Frequency Synthesizer Based on 51 single chip microcomputer. Using PLL integrated chip CD4046, programmable frequency division chip CD4522 (M