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Spartan 3 Digilent Demo:This demo drives the perphrials on the Spartan 3 board. This drives a simple pattern to the VGA port, connects the switches to the LEDs, buttons to each anode of the seven segment decoder. The seven segment decoder has a simpl
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1、分别用IF语句和CASE语句设设计一个10分频器。
2、设计一个24进制加法计数器。
3、设计一个有使能端控制的4位减法计数器。
4、用case语句设计一个3-8译码电路
5、用CASE语句设计一个共阳极的七段译码电路。
6、已知输入信号为6MHZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路
7、已知输入信号为9HZ，现需要输出2HZ信号，分别用if语句和CASE语句设计能实现该功能的电路
-1, respectively, with
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vhdl的七段译码器-The Seven-Segment Decoder VHDL
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七段数码显示译码器设计，通过按钮输入四位二进制数，数码管显示0到F的输出显示。-Seven-Segment Decoder digital display design, through the button on the four binary input, a digital display output from 0 to F show.
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EDA 七段译码器 VHDL代码-EDA Seven-Segment Decoder VHDL code
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利用EDA工具MAX-PlusII的VDHL输入法，输入VHDL程序，实现2位计数器，在七段译码器上以十进制显示：0、1、2、3、0、...。时钟信号使用83管脚。采用自动机状态转换方式设计该计数器；建立相应仿真波形文件，并进行波形仿真；分析设计电路的正确性。-The use of EDA tools VDHL of the MAX-PlusII input method, enter the VHDL program, the realization of two counters, in t
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verilog实现的“BCD/七段译码器”。-verilog implementation " BCD/Seven-Segment Decoder."
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用VHDL语言在FPGA上实现将十进制bcd码转换成七段led显示码-FPGA using VHDL language to achieve will be converted to decimal bcd yards led seven segment display code
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数据存储和读取电路以一个双端口SRAM为中心，用二进制计数器产生存取地址、以十进制计数器产生欲存储的数据，读出的数据经过LED七段译码，送LED数码管显示-Data storage and reading circuit in a dual-port SRAM as the central access address generated using a binary counter to generate For decimal counter data stored, read out th
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一个七段解码器模块，c2～c0是解码器的3个输入，当输入值不同时，输出不同的字符。如表中所示，当输入值为100～111时，输出空格，即数码管全暗。七段数码管的不同段位用数字0～6表示，注意七段数码管是共阳极的，即各管段输入低电平时，数码管亮；否则数码管暗。 -A seven-segment decoder module, c2 ~ c0 is a 3 input decoder, when the input value is not the same time, the output of d
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BCD码七段译码器CC4511,用VHDL语言来描述CC4511。-BCD code seven-segment decoder CC4511, using VHDL language to describe the CC4511.
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利用verilog HDL编程驱动七段译码显示器，显示一位8进制变化。-Using verilog HDL programming seven segment decoder display driver, display an 8-ary change.
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七段译码显示，Verilog HDL实现-Seven segment decoder display, Verilog HDL implementation
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VHDL decoder. For converting binary to seven segment,
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Verilog Code for seven segment decoder for the code to be implemented on Altera DE2 board
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It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE-It is seven segment decoder and display hexadecimal digits, and for wirting with vhdl use PACKAGE...
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设计一个运算器，可实现输入的2个一位十进制数的加、减运算。要求：输入提供十个数字键，先转化为8421码，再运算，输入的数据和输出结果都要以七段显示译码器显示出来（仿真波形）。输入模块、运算模块、数据转换模块要求用不同的模块分别实现。小孟浩搜索不到吧-Design a calculator, can be one of the input of two decimal addition, subtraction operations. Requirements: Enter the ten num
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VHDL语言实现的七段译码器，一般用在实验中的七段数码显示上。-Seven-segment decoder based on VHDL language,is commonly used on the experiment of seven-segment number s displaying.
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简单的七段译码器的verilogDHL代码·虽然很简单 但是希望能到这学习到更多的东西-Simple seven-segment decoder verilogDHL code although very simple but hope to learn more things that
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七段译码器的VHDL实现-The seven segment decoder implementations of VHDL
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