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uart_core_vhdlORverilog
- 串uart的vhdl，verilog，lattic实现原码 里面有四个文件,分别UART 源码 (lattice version)\\uart 源码 (Verilog)\\uart 源码 (VHDL)\\uart16550.tar-uart series of vhdl and verilog. lattic achieve the original code, there are four documents, Source respectively UART (lattice versi
16550
- UART16550兼容的串行通讯控制器，Verilog语言描述，采用Altera Cyclone系列芯片实现FPGA综合，因为FIFO部分利用到内部资源实现。已经在某项目中成功应用，特此推出。
uart16550.tar
- uart16550 ip core 通用异步收发器vhdl源代码
uart_testbench
- opcore.org "uart16550" 项目的testbench-test bench of "uart16550" project
uart16550
- Implementation of the UART 16550 model with verilog langugue
UART16550(Verilog)
- 通过各项仿真的模块代码，是一个标准的模块，可以直接使用-Through various simulation module code is a standard module, can be used directly
uart16550_VERLOG
- 采用VERILOG实现完整的UART16550协议，提供RTL代码、仿真文件-Using VERILOG achieve a complete UART16550 agreement to provide RTL code, simulation files
uart16550_latest.tar
- UART16550是16550兼容的UART核心（主要）。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART：FIFO的基础操作，要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standa