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Counter60min
- VHDL语言编写的一个六十进制计数器（用于分钟），一个脉冲输入引脚，一个复位引脚，8个BCD码输出引脚，一个进位输出引脚。与我的其它8个模块配套构成一个数字钟。-A 60 binary counter(for minute) programmed with VHDL language.A pulse input, a reset input, eight BCD code output BCD code, a carry bit output. It is one of my total 9 m
shifter
- 移位运算器SHIFTER 使用Verilog HDL 语言编写，其输入输出端分别与键盘/显示器LED 连接。移位运算器是时序电路，在J钟信号到来时状态产生变化， CLK 为其时钟脉冲。由S0、S1 、M 控制移位运算的功能状态，具有数据装入、数据保持、循环右移、带进位循环右移，循环左移、带进位循环左移等功能。 CLK 是时钟脉冲输入，通过键5 产生高低电平M 控制工作模式， M=l 时带进位循环移位，由键8 控制CO 为允许带进位移位输入，由键7 控制:S 控制移位模式0-3 ，由键6 控制
vhdllock
- 用vhdl设计的8位二进制串行密码锁，设计简单实用-Vhdl design with 8-bit binary serial lock design is simple and practical
HexToBin
- How to transform a binary 4 digit number into a 8 bit number for a seven segment display, characters 0 to 15 i.e. Hexadecimal.
sy4
- 用VHDL语言设计了一个8位2进制全加器-VHDL language design with an 8-bit binary full adder 2
cc14585
- 用vhdl语言编译一个8位二进制求补器 对输入的数字进行求补运算-Vhdl language compiler with an 8-bit binary complement of the input device to complement the number of operations
complement
- 用vhdl语言编译一个8位二进制求补器实现求补运算-Vhdl language compiler with an 8-bit binary complement complement computing device to achieve
Serial-input--parallel-output
- 关于VHDL的一个问题。串行输入64位二进制数，要求把数据按每8位存在8个寄存器中并行输出-A question about the VHDL. Serial input 64-bit binary number is required for every eight data registers the presence of eight parallel outputs
vivado
- 用中规模MSI基本逻辑功能模块 实现关模比较器（要求分别使用中规模和语言实现）： 功能要求：它的输入是两个8位无符号二进制整数X和Y，以及一个控制信号S；输出信号为1个8位无符号二进制整数Z。输入输出关系为：当S=1时， Z=min(X,Y)；当S=0时， Z=max(X,Y)。(Modeling comparator is implemented by using basic logic function modules of medium-scale MSI (medium-scale an