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ethernet.tar
- 以太网的vhdl和verilog代码，供大家学习-Ethernet VHDL and Verilog code for everyone to learn
crc_8
- 用vhdl编写的CRC校验代码，仿真以及下载在板上测试通过-Prepared by the CRC checksum vhdl code, simulation, and download the on-board test
PCK_CRC16_D1
- CRC源代码，VHDL文件，可供参考，16位的-CRC source code, VHDL files, for reference, 16-bit
crc-gen
- CRC Generator is a command-line application that generates Verilog or VHDL code for CRC of any data width between 1 and 1024 and polynomial width between 1 and 1024. The code is written in C and is cross-platform compatible
CRCDecoding
- CRC检错程序。只能检错不能纠错。（40,32）的分组码检错，反馈函数：x8+x7+x4+x3+x+1-CRC error detection process. Not only error detection correction. (40,32) and block code error detection, feedback function: x8+ x7+ x4+ x3+ x+1
module-Temperature
- DS18B20引脚功能 GND地，DQ数据总线，VDD电源电压 18B20共有三种形式的存储器资源，它们分别是： ROM 只读存储器，用于存放DS18B20ID编码，其前八位是单线系列编码，后面48位是芯片唯一的序列号，最后8位是以上56位的CRC码。DS18B20共64位ROM RAM 数据暂存器，数据掉电后丢失，共9个字节，每个字节8位，第1、2个字节是温度转换后的数据值信息，EEPROM 非易失性记忆体，用于存放长期需要保存的数据，上下限温度报警值和校验数据
CRC-8
- VHDL code for CRC-8 computing using 32 bit input (parallel)
CRC
- 赛灵思的循环冗余校验（CRC），内服详细说明-The Cyclic Redundancy Check (CRC) is a checksum technique for testing data reliability and correctness. This application note shows how to implement Configurable CRC Modules with LocalLink interfaces. Users tailor the modul
crcmodule
- 这是一个FPGA的VHDL 高效CRC校验代码-This is an efficient FPGA-VHDL code for the CRC
crc16
- 一个实现CRC16的VHDL代码，以及说明CRC计算的原理和方法。(a VHDL code for CRC16.)
P12_CRC
- VHDL code for CRC algorithm