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搜索资源列表

  1. shifter

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  2. 用vhdl实现双向移位寄存器 仿真环境MAXPLUS-II,QUARTUS--bidirectional use VHDL simulation environment shift register Segments-II, QUARTUS-
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:150033
    • 提供者:dm
  1. CNT_24

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  2. 用vhdl实现24小时计数器,方法简单实用。 仿真环境MAXPLUS--use VHDL to achieve 24-hour counter, simple and practical method. Simulation environment Segments-
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:48512
    • 提供者:dm
  1. pulse_change

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  2. 用vhdl实现脉冲宽度可控的一简单程序 仿真环境MAXPLUS--use VHDL to achieve controllable pulse width of a simple process simulation environment Segments-
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:183569
    • 提供者:dm
  1. RS232-for-vdhl

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  2. RS232通讯VHDL源代码,MAXPLUS 2环境执行通过-RS232 communications VHDL source code, Segments 2 environment through implementation
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:162360
    • 提供者:lq
  1. lift

    0下载:
  2. VHDL driver of lift in building. Result is presents on LED segments[decimal value].
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:911
    • 提供者:Gooreck
  1. list_ch03_12_hex2led

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  2. This VHDL convert a hex number to seven segments codes.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1471
    • 提供者:Arley
  1. bcd_to_7segmentos

    0下载:
  2. bcd to 7 segments display tested on xboard xilinx, all code developed on vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:602514
    • 提供者:carlos
  1. Displayer

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  2. VHDL编写的针对八段数码管的显示译码电路。实现动态扫描输出小时、分钟和秒。是基于CPLD开发板设计的一个数字钟的一部分。-Programmed with VHDL.The decoding and displaying circuit for 8-segments displayer.It outputs the data of hour,minute and second in order with dynamic scaning method.It is one of my total 9
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:150906
    • 提供者:chzhsen
  1. shunmaguanxianshidianlu

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  2. 用VHDL语言编写一个八位数码管显示电路,每个数码管的八个段分别连在一起,八个数码管分别由八个选通信号选择。被选通的数码管显示数据,其余关闭-With the VHDL language to write a eight digital tube display circuit, each digital tube eight segments are connected together, the eight digital tube are respectively composed of
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:723
    • 提供者:陈蕊
  1. 7 Segment Interfacing

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  2. This source is used for control 7 segments on FPGA board. It is written by VHDL
  3. 所属分类:VHDL编程

    • 发布日期:2014-11-03
    • 文件大小:803
    • 提供者:tunglinh2611
  1. ISE_lab5

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  2. 七段数码管的VHDL源代码 适合本科生学习使用-Seven segments of the VHDL source code for undergraduate learning to use
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-30
    • 文件大小:296090
    • 提供者:岳宇博
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