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CPLD
- 项目的研究内容是对硅微谐振式加速度计的数据采集电路开展研究工作。硅微谐振式加速度计敏感结构输出的是两路差分的频率信号，因此硅微谐振式加速度计数据采集电路完成的主要任务是测出两路频率信号的差值。测量要求是：实现10ms内对中心谐振频率为20kHz、标度因数为100Hz/g、量程为±50g、分辨率为1mg的硅微谐振式加速度计输出的频率信号的测量，等效测量误差为±1mg。电路的控制核心为单片机，具有串行接口以便将测量结果传送给PC机从而分析、保存测量结果。 按研究内容设计了软硬件。软件采用多周期同
VHDL-cpu
- 根据计算机组成原理课程所学的知识和本课程所讲的设计思想，设计一个给定指令系统的处理器，包括：VHDL语言的实现；FPFA芯片的编程实现； -Based on the knowledge and the curriculum computer architecture course learn about design thinking, design a given the instruction system' s processor, including: the realizat
cpu
- 《vhdl编程实例》（第四版）内的cup设计源代码 -Cup design source code " vhdl programming examples" (fourth edition)
FPGAkejian
- 主要简述FPGA的一些编程基础，以及vhdl语言的介绍，以及相关编程基础-The main brief FPGA programming based on vhdl language introduction, as well as related programming foundation
module-multiplier
- 用vhdl编程，实现了一个2^N+1模乘法器，经验证，设计结果完全正确-use the vhdl language to design a module 2^n+1 multiplier