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VHDL
- 自编自写的ＶＨＤＬ代码，用于实现全加器功能，可能有误
VHDL-XILINX-EXAMPLE26
- [VHDL经典设计26例]--在xilinx芯片上调试通过--[01--1位全加器][02--2选1多路选择器][03--8位硬件加法器][04--7段数码显示译码器][05--8位串入并出寄存器][6--8位并入串出寄存器][7--内部三态总线][8--含清零和同步时钟使能的4位加法计数器][9--数控分频器][10--4位十进制频率计][11--译码扫描显示电路][12--用状态机实现序列检测器的设计][13--用状态机对ADC0832电路控制实现SIN函数发生器][14--用状态机实现AD
VHDL
- 数字系统设计中的全加器、10进制计数器、2-4译码器、摩尔状态机、2-1路选择器的源代码
基于半加器的全加器描述及仿真
- vhdl基于半加器的全加器描述及仿真-VHDL-based increases for the entire increase Descr iption and Simulation
VHDL大作业－虞益挺036100486
- 全加器的VHDL程序实现及仿真-full adder VHDL simulation program and
VHDL学习的好资料--18个VHDL实验源代码
- 20个VHDL实验源代码,包括： 1 交通灯控制器 2 格雷码变换器 3 BCD码加法器 4 四位全加器 5 四人抢答器 6 4位并行乘法器 9 步长可变加减计数器 10 可控脉冲发生器 11 正负脉宽数控信源 12 序列检测器 13 4位流水乘法器 14 出租车计费器 15 多功能数字钟 16 多功能数字秒表 17 频率计 18 七人表决器 19 数码锁 20 VGA彩条发生器
four_adder
- 应用一位全加器的VHDL语言，创建一位全加器符号，用原理图完成四位全加器-Application of a full adder VHDL language, to create a full-adder symbol, with the principle of the completion of four full adder diagram
一位半加器
- 这是一个用vhdl语言设计的一位半加器以及一位全加器的代码，经过QUARTUS验证可以运行！
adder1
- 一个全加器的VHDL程序,经过编译和仿真.-A full adder of the VHDL program, after compiling and simulation.
Electronic-Design-Automation-Vhdl
- 各种计数器，编码器，全加器等元件的VHDL语言描述-A variety of counters, encoders, such as full-adder components described in VHDL language
seven
- 这是我在ISP编程实验中独立编写的采用结构化描述的一个七人表决器，通过独特的3次映射一位全加器的方法从而实现七人表决器的功能，与网络上任何其他的七人表决器源码决无雷同。-This is my ISP programming in an independent experiment using a structured, prepared as described in a seven-member voting machine, through a unique 3 times a full a
fulladder
- 使用Vhdl语言实现数字电路全加器功能，算法比较简单，供初学者参考。-full adder
w
- 用VHDL语言设计四位全加器，有低位进位和高位进位。-VHDL language with four full-adder design, there are low and the high binary binary.
add
- 一位全加器源码实现了MAX及其一系列器件实现全加的功能-A full adder and its source code to achieve the MAX series of devices to achieve the functions of the All-Canadian
PLD
- vhdl语言实现cpld功能，本程序包括全加器，触发器，交通灯程序，适用maxII软件调试。-include full_adder,plus,traffic
f_adder8
- fpga八位全加器(vhdl语言),由画图法制作,将八个一位全加器(由一位半加器组成)组合制成-fpga eight full adder (vhdl language)
vhdl
- vhdl半加半减及全加器的实现即功能具体代码的编写-vhdl half-Canadian half-and full-adder function of the realization that the preparation of a specific code
experiment1
- VHDL实验一，利用原理图输入法设计4位全加器-VHDL test 1, use of schematic input 4-bit full adder design
vhdlcoder
- 本文件夹包含了16个VHDL 编程实例，仅供读者编程时学习参考。 一、四位可预置75MHz -BCD码（加/减）计数显示器（ADD-SUB）。 二、指示灯循环显示器（LED-CIRCLE) 三、七人表决器vote7 四、格雷码变换器graytobin 五、1位BCD码加法器bcdadder 六、四位全加器adder4 七、英语字母显示电路 alpher 八、74LS160计数器74ls160 九、可变步长加减计数器 multicount 十、可
sy4
- 用VHDL语言设计了一个8位2进制全加器-VHDL language design with an 8-bit binary full adder 2