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  1. minusself23to0

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  2. verilog描述 23:59:59-00:00:00自减计时器 按set键,进入设置,依次是反向计时,小时,分钟,秒设置,然后有进入反向计时, 在方向计时状态,按timmer键,进入计时,在计时状态,按timmer可以暂停和计时切换, 暂停状态,按ADJ,直接清零,设置状态按timmer键或是60秒无外部输入信号,退出设置状态
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2580
    • 提供者:申刚
  1. vhdl

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  2. 本设计中应用硬件描述语言Verilog HDL描述相位累加器,相位调制器,正弦波、方波、三角波、心电波形四个独立的波形存储器,并描述频率控制、相位控字、幅度控制单元及波形切换等相关的功能单元。-Application of the design described in Verilog HDL hardware descr iption language phase accumulator, phase modulator, sine, square, triangle wave, the fo
  3. 所属分类:VHDL编程

    • 发布日期:2017-04-03
    • 文件大小:4254
    • 提供者:kelly
  1. mux2_1

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  2. 2选1数据选择器,用于数据的切换,vhdl编写,实际使用过-mux2 to 1
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:543
    • 提供者:吴次仁
  1. LDO

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  2. 收集的9篇关于LDO的研究生学位论文 1、LDO线性恒流型高亮度LED驱动的研究与设计 2、大电流_高稳定性LDO线性电源芯片的设计和实现 3、带有双电子开关的LDO电源管理芯片的设计 4、高精度_低噪声LDO线性调整器的设计 5、基于单片DC_DC的LDO设计 6、集成于GPS射频芯片的LDO设计 7、具有LDO模式的电流模同步降压型稳压器芯片XD1112设计 8、利用Verilog_A对LDO_Charg_省略_自动切换电源管理芯片的Top_ 9、一种基于
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-12
    • 文件大小:20734110
    • 提供者:lyy
  1. jianyishuzipinlvji

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  2. (1)基本要求: a.被测信号的频率范围为1~20kHz,用4位数码管显示数据。 b.测量结果直接用十进制数值显示。 c.被测信号可以是正弦波、三角波、方波,幅值1~3V不等。 d.具有超量程警告(可以用LED灯显示,也可以用蜂鸣器报警)。 e.当测量脉冲信号时,能显示其占空比(精度误差不大于1 )。 (2)发挥部分 a.修改设计,实现自动切换量程。 b.构思方案,使整形时,以实现扩宽被测信号的幅值范围 -(1) Basic requirements: a.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:4487
    • 提供者:longking
  1. count

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  2. 1.用VHDL设计具有清除端、使能端,计数范围为0~999的计数器,输出为8421BCD码; 2.用VHDL设计十进制计数器(BCD_CNT)模块、七段显示译码器电路(BEC_LED)模块和分时总线切换电路(SCAN)模块。 3.用MAX+plusⅡ进行时序仿真。 -1. VHDL design with a clear end to end so that the count range of 0 to 999 in the counter, the output is 8421B
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:208546
    • 提供者:小白
  1. scan

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  2. 分时总线切换电路。将3个四位二进制数据分时送到七段显示译码器电路和芯片外部的译码驱动电路,-Sharing the bus switching circuit
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2908
    • 提供者:成思远
  1. 1

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  2. 计数显示电路。由十进制计数器模块(BCD_CNT)、分时总线切换电路模块(SCAN)和七段显示译码器电路模块(DEC_LED)构成。输入端口为为十进制计数器时钟clk,异步复位清零信号reset,分时总线切换电路时钟clkdsp。在reset信号为1时,电路复位不工作;在reset信号为0时,在每个clk的上升沿计数器将加1。在每个clkdsp的上升沿将会改变对三个数码管的扫描选通。输出端口为数码管选通信号sel(两位),输出到七段数码管的数据信号ledout(七位)。-Count displa
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:3293
    • 提供者:成思远
  1. music

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  2. 完成一个简易的音乐播放器,可以完成上一曲,下一曲,顺序播放,停止,暂停和液晶显示,同时还增加了单曲循环播放功能。在理论分析的基础上,用VHDL语言编写源代码,再配合具体电路连接,实现对蜂鸣器振动的控制,以及对各项显示功能的切换控制等。-Complete a simple music player that can be completed on a next one, the order of play, stop, pause, and liquid crystal display, but
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:152761
    • 提供者:谷丰
  1. 13-45

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  2. 本程序能够完成的功能是,自动或手动测温,读取配置寄存器,温度下限寄存器,温度上限寄存器,设定温度上限及下限,当温度到达预定的温度的时候报警。所有的读取操作都可以在数码管上显示。其中,温度的上限通过计算机用串口通信协议传输给FPGA内部寄存器然后按动开关写入。同时,本程序还驱动了一个直流电机,温度高的时候电机转速高,温度低的时候转速降低直至停转。数码管可以实时显示电机转速,2秒刷新一次。数码管的显示可以在显示的温度、寄存器值和直流电机转速间切换,切换通过串口进行,计算机发00H时切换到温度及寄存器
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-14
    • 文件大小:3570193
    • 提供者:Kimi
  1. fangbo

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  2. 一个可切换分频的时钟分频器的verilog语言,可根据具体情况修改参数实现不同的分频-A switchable clock divider divider verilog language, modify the parameters according to the specific circumstances of different sub-frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1313016
    • 提供者:李彦超
  1. Frame-synchronizer-

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  2. 原创,帧同步器的Verilog代码,在FPGA上验证实现过,无误。作为通信系统帧传输的仿真,有限状态机同步态和失步态的切换仿真。-Original Verilog code for frame synchronization, verify the implementation on the FPGA, and correct. Frame transmission as the communication system simulation, finite state machine sync
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-02-09
    • 文件大小:3072
    • 提供者:ZLS
  1. Count-display-circuit-design(VHDL)

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  2. 用VHDL语言设计计数显示电路。设计输出为3位BCD码的计数显示电路。由三个模块构成:十进制计数器(BCD_CNT)、分时总线切换电路(SCAN)和七段显示译码器电路(DEC_LED)-VHDL language to count the display circuit. The design output for display circuit 3 BCD count. Consists of three modules: the decimal counter (BCD_CNT), time
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:46405
    • 提供者:hhsyla
  1. chuzuche

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  2. 出租车计费器的源代码,实现测速计价,时间的显示,显示的切换等功能-The source code of the taxi meter, tachometer pricing, time display, the switch functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:2904
    • 提供者:Eric
  1. Count-display-circuit

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  2. 由十进制计数器、分时总线切换电路和七段显示译码器电路组成的计数显示电路。-By a decimal counter, time-sharing bus switching circuit and segment display decoder circuit count display circuit.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:63321
    • 提供者:张三
  1. MyDigiditClock2

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  2. 一个简单的基于赛灵思公司的nexys3的秒表计时器。能够实现计时的开始、暂停、复位、切换显示百分秒。无需连接任何其他的硬件。-Based on a simple Xilinx nexys3 stopwatch timer. Start timing can be achieved, pause, reset, switch the display percentile seconds. Without connecting any additional hardware.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1424108
    • 提供者:吕志伟
  1. a

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  2. 简易电子琴演奏器的VHDL实现 本实验实现了简易的电子琴演奏,包括自动和手动演奏。 输入为BTN0~BTN6,代表1~7共7个音符。音高可切换低中高音,用两个拨码开关控制:“00”为低音,“10”或“01”为中音,“11”为高音。一个拨码开关切换收动/自动。一个开关控制存储(播放存储)/不存储。一个按键clr复位。 输出为8*8点阵、两个数码管(显示音高和字符)、蜂鸣器。 具体功能: 当切换至手动模式时,根据手动按键播放音乐并显示。此时若存储开关置1,当前播放音符被存储,采样
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5189133
    • 提供者:carmack
  1. taxi

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  2. 基于BASYS2开发板的出租车计费器程序,实现了里程计费,速度切换,计费模式切换,等待时间等功能。-BASYS2 development board based taxi meter program to achieve a metered, speed switching, billing mode switch, waiting time and other features.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:690728
    • 提供者:Gibson
  1. automusic

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  2. 基于VHDL语言自动音乐播放器,使用惠灵顿公司的FPGA器件,可以实现两首音乐手动切换,以及音符数码管同步显示-Based on VHDL automatic music player, use Wellington s FPGA devices, you can achieve two music manually switch, and notes synchronized digital display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:926
    • 提供者:Bin
  1. phone

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  2. 用DE0开发板实现电话计费器,基本功能:可设置通话模式,能初始化话费余额,拨动开关可进入通话模式,并根据通话时间和相应通话模式扣除相应的费用。通话过程中能够通过开关切换显示通话时间和话费余额,并可暂停通话。压缩包里有详细的WORD文档的说明,包括波形仿真和DE0的引脚功能介绍。-Implemented by DE0 board telephone billing, basic function: to set the call mode, you can initiate credit bala
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-17
    • 文件大小:4183436
    • 提供者:张三
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