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  1. 用VHDL语言实现四人智力竞赛抢答器的设计

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  2. 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb,进行锁存的同时发出aim信号实现声音提示,并使count模块进行答题时间的倒计时,在计满100妙后送出声音提示; 2、用ch41a模块将抢答结果转换为二进制数; 3、用sel模块产生数码管片选信号; 4、用ch42a模块将对应数码管片选信号,送出需要的显示信号; 5、用七段译码器dispa模块进行译码。
  3. 所属分类:VHDL编程

  1. DE2_audio

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  2. 以DE2为平台,对输入的声音信号进行滤波,存储,播放等功能-To DE2 as a platform for the voice signal filtering input, storage, playback and other functions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:4398197
    • 提供者:li
  1. AudioVolCtrl

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  2. 通过所编写的FPGA程序,对SDI的音频信号最后输出的声音进行控制-Prepared by the FPGA through the procedures, SDI audio signal to control the final output of the voice
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1352
    • 提供者:邢占鹏
  1. fenpin

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  2. 7分频器 是指将不同频段的声音信号区分开来,分别给于放大,然后送到相应频段的扬声器中再进行重放。在高质量声音重放时,需要进行电子分频处理-seven frequency divider
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:52544
    • 提供者:华安
  1. EWB_eclock

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  2. 用方波信号发生器发出1HZ的稳定的方波信号作为CP信号输入 ,秒计数器满60向分计数器进位,分计数器满60向小时进位,小时计数器按“23翻0”规律计数,计数器经译码器送到显示器;计数出现误差可用校时电路进行校时、校分、校秒。并具有可整点报时与定时闹钟的功能。 本数字钟的功能列表如下: 1)基本功能:秒、分钟、小时计时、显示及校对; 2)整点报时功能:在每小时59分50秒开始500Hz频率发声提示,整点时1000Hz发声,之后声音停止; 3)定时报闹功能:可设定闹钟定点报闹,可用开
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:691010
    • 提供者:xr
  1. design_4

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  2. 利用48M时钟信号定时得到事先设置好的延时,通过延时信号接到蜂鸣器发出提示声音。主持人,抢中,抢答时间到,答题时间到,四个信号分别触发计数延时,最后把得到的三个报警信号相与(因为系统设置为低电平有效),作为最后的报警信号。 每个触发延时计时,在触发信号无效(‘1’)时,将计数值归零,触发信号有效时(‘0’),开始记时钟个数,记到一定(根据需要事先设置好)个数,就得到延时时间(延时时间=时钟个数*时钟周期),时间延时报警信号无效,得到一定时间的报警信号。 -48M clock signal t
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-28
    • 文件大小:61490
    • 提供者:张永满
  1. fenpinqi

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  2. 模拟分频器是音箱内的一种电路装置,用以将输入的模拟音频信号分离成高音、中音、低音等不同部分,然后分别送入相应的高、中、低音喇叭单元中重放。之所以这样做,是因为任何单一的喇叭都不可能完美的将声音的各个频段完整的重放出来。-The analog divider speakers within a circuit device to the input analog audio signal is separated into different parts of the treble, alto,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-08
    • 文件大小:11045
    • 提供者:冯初晨
  1. SONGER

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  2. 利用ABEL语言设计一个多模计数器,对实验台上的100KHz进行分频,产生8种希望的频率。将8种频率的信号输入喇叭,产生8种不同声音,驱动喇叭的方波占空比应是50%,以增大音量。频率调制成功后,将8种音调按一定的优先级输出。-ABEL language use to design a multi-mode counter, the experimental stage 100KHz dividing to produce eight kinds of the desired frequency.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2110364
    • 提供者:李建国
  1. music_player

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  2. 音乐播放器,各模块使用VHDL写的,拥有暂停功能。jishu模块根据时钟信号产生八位递增的地址信号,传到music模块。music模块存放音乐的数据,根据得到的地址输出音阶。tonetab接收到音阶信号后会输出当前的音阶是多少,是否为高八度,用于数码管显示,同时将此音阶需要的分频率传给speaker模块。speaker模块根据接受到的分频比对2M的时钟进行分频,然后送给蜂鸣器发出声音。-Music player, each module written in VHDL, with pause f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1419569
    • 提供者:马梁
  1. Infrared-light-transmission-

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  2. 将音频信号输入到电路中,发射端利用红外光发射出去,接收端进行接受,经AD处理,由声音的高低控制灯的量灭,另外将温度实时采集并显示在数码管上,详情请见压缩包中的文档-Audio signal input to the circuit, transmitter with infrared emission, the receiver to accept the AD processing, controlled by the sound of the amount of light, in addi
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3591219
    • 提供者:崔兴
  1. ADC_cha

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  2. ADC,Analog-to-Digital Converter的缩写,指模/数转换器或者模拟/数字转换器。是指将连续变量的模拟信号转换为离散的数字信号的器件。真实世界的模拟信号,例如温度、压力、声音或者图像等,需要转换成更容易储存、处理和发射的数字形式。模/数转换器可以实现这个功能,在各种不同的产品中都可以找到它的身影。(ADC Analog-to-Digital, the abbreviation of Converter fingerprint / digital converter or
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-07
    • 文件大小:81098752
    • 提供者:一凡么
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