搜索资源列表
用VHDL语言实现四人智力竞赛抢答器的设计
- 1、用feng模块将选手按下按键信号输出高电平给锁存模块lockb，进行锁存的同时发出aim信号实现声音提示，并使count模块进行答题时间的倒计时，在计满100妙后送出声音提示； 2、用ch41a模块将抢答结果转换为二进制数； 3、用sel模块产生数码管片选信号； 4、用ch42a模块将对应数码管片选信号，送出需要的显示信号； 5、用七段译码器dispa模块进行译码。
VHDL_procedures.rar
- VHDL程序来让蜂鸣器发出音乐的声音 这种电路设计要分好几个模块 主要思路是用ROM记录乐谱 然后用分频器分频 还有就是用计数器读取乐谱 另外还可以扩展 使其显示音符 这是一个做好了的 就是ROM没填谱,VHDL procedures are in place to allow the voice of music The buzzer sounded a circuit design that several sub-modules to the ma
beep_v
- 1本工程主要是设计一个嗡鸣器的控制模块。 2通过TAG口把beep.sof下载到FPGA后，嗡鸣器就会有声音发出-A project is to design a buzz of the control module. 2 by TAG mouth to beep.sof downloaded to the FPGA, the device will have a buzz sound issue
EDAbaluqiangdaqi
- 本系统共由抢答单元、答题单元和报警单元等三部分组成。 首次进行时，主持人设置答题时间，再按一次清零开关，报警器发出声音提示抢答开始，同时抢答锁存模块开始工作，抢答定时器开始减计数，并将时间通过译码电路显示在数码管上。当在规定的时间内，有选手抢答时，抢答锁存模块就将该选手的号码锁存，其他的选手的抢答无效，同时报警器发出警报，定时器停止工作，抢答时间和该选手的号码分别通过数码管显示出来。当规定的时间到并且没有人抢答，定时器递减到0，并通过译码器显示出00，同时报警器报警。 -The syst
qiangdaqi_new
- 这个是针对按键抢答的模块设计，但特点是主持人说开始抢答，一直到结束，都有声音的输出（有pcm的描述）-The this button Responder module design, but the host said began to answer in, until the end, have a sound output (pcm descr iption)
music_player
- 音乐播放器，各模块使用VHDL写的，拥有暂停功能。jishu模块根据时钟信号产生八位递增的地址信号，传到music模块。music模块存放音乐的数据，根据得到的地址输出音阶。tonetab接收到音阶信号后会输出当前的音阶是多少，是否为高八度，用于数码管显示，同时将此音阶需要的分频率传给speaker模块。speaker模块根据接受到的分频比对2M的时钟进行分频，然后送给蜂鸣器发出声音。-Music player, each module written in VHDL, with pause f
project_PmodMic_PmodAMP2_1
- 用digilent公司的basys3开发板，外接Pmodmic和PmodAMP2模块，实现对声音的采集和复原。程序基于VIVADO 2015.4，附带例化的低通滤波器。实际可用。(Use digisen's basys3 development board, external Pmodmic and PmodAMP2 modules to achieve sound collection and recovery. The program is based on VIVADO 2015.4 wi