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FPGAdigitaltimer
- 本设计要实现一个具有预置数的数字钟的设计,具体要求如下: 1. 正确显示年、月、日 2. 正确显示时、分、秒 3. 具有校时,整点报时和秒表功能 4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 -designed to achieve this with a number of preset clock design, and specific requirements are as follows : 1. Display correctly, , 2. d
clockdesign
- 基于SMART-I实验平台的时钟电路设计与实现，利用vhdl编程进行仿真，并且下载实现，功能正确-based on SMART - I platform clock circuit design and implementation vhdl use simulation program, and download realization function correctly
autofir
- 自适应滤波器设计的仿真程序，完全用C语言编写，可以作为滤波器设计的参考。原为VHDL实验要求的程序。-adaptive filter design simulation program, complete with C language can be used as filter design reference. VHDL to the original requirements of the experimental procedures.
VoteMa
- 投票器。这个好像是3人投票器，可以用来做5人的吧~也是以前我们实验的时候用过的。仿真和下载都很顺利。
EDA_17392
- EDA得源码程序，绝对认证。适合EDA实验箱，仿真实验等基础实验
CPLDexperiment
- 本实验教程选用Xilinx公司的产品X9572，与之配套的开发软件为ISE4.1i，可进行原理图的输入和VHDL硬件描述语言的输入，并且可利用Modelsim进行功能仿真和时序仿真。
SIM
- MODELSIM的实验程序，在QUARTUSii中调用MODELSIM，实现仿真
用verilog语言编写的按键控制流水灯实验程序
- 用verilog语言编写的按键控制流水灯实验程序。通过3个按键可以分别控制流水灯的亮灭、左移、右移。压缩包内也包含此按键控制流水灯实验程序的modelsim仿真文件。-Verilog language with control buttons light water experimental procedure. By three buttons can control the light water lights off, left, right. This archive also cont
shixian.rar
- 该文件是一份本人设计的实验报告，报告内详细说明了用VHDL语言，设计一个三位动态显示的计数器。采用模块化得设计，设计通过了仿真以及下载实现。总的文件是：shixian.vhd,下面包括四个元件：jishu1000.vhd,xzqh.vhd,senvedec.vhd,disp.vhd.,this paper uses vhdl to complement a design about how to make three leds display at the same time.
FPQ.rar
- VHDL实现分频器 有仿真图 有实验报告,VHDL simulation of the realization of crossovers have the report there were experimental
mydesign.rar
- 基于FPGA的直接序列扩频发射机的设计与仿真。实验中以QuartusII 7.2 为设计和仿真工具， 各模块采用Verilog HDL设计并封装，顶层使用图形设计方式,最后得到的仿真结果使用Matlab描点来绘制出波形。 ,FPGA-based direct sequence spread spectrum transmitter of the design and simulation. Experiment to QuartusII 7.2 for the design and simu
FPGA_DE2_MUSIC
- 基于FPGA的乐曲硬件演奏模块设计，利用硬件描述语言设计符合技术指标的乐曲硬件发生模块，建立实验模型，通过电路仿真和下载硬件测试，在DE2 EDA实验平台上验证其功能-FPGA-based music performance modular design of hardware, using hardware descr iption language designed to meet specifications of the piece of hardware modules occurs,
pingpangchengxu
- 基于vhdl的实验仿真源码，包含完整的各项文件，是一个乒乓球游戏的小实验。-Linux embedded system based on the simulation source code, including the integrity of the document is a table tennis game is a small experiment.
ise_book
- 实现交通灯，两条马路，仿真成功，还有实验说明书-traffic lights
EDAreport
- 用VHDL实现秒表功能，即使时间为60分钟，实验报告格式，代码在文档最后。仿真软件使用quartus2-Using VHDL stopwatch function, even if the time is 60 minutes, the test report form, the code at the end of the document. Simulation software use quartus2
65filter
- 65位FIR数字滤波器的设计~~其中有通过仿真得出得数据 ~可以通过数据输入完成滤波实验~对数字滤波器得整个算法进行了分析包括输入分组相加 然后相乘得过程-65 FIR digital filter design ~ ~ with simulation data to come in through the importation of data from experiments completed filtering of the digital filter in the whole alg
VerilogProjects
- 在quartus II环境下用Verilog实现了8255, 8253, 8259, 8250, DAC0832, ADC0809等微机接口芯片，硬件设计实验课的作品，有些芯片的功能有所简化，但最基本的功能已实现，有完整的时序仿真波形-In quartus II environment achieved with Verilog 8255, 8253, 8259, 8250, DAC0832, ADC0809 and other computer interface chip, hardware
testqqqq
- VHDL的实验仿真程序 很经典的程序 简单实用 可以稍加修改既可以使用的程序-VHDL test programs very good programs ，you can uses it easilyVHDL test programs very good programs
DE2 sim实验
- DE2的 Official Demo，进行仿真的训练。(DE2 Demo Official, simulation training.)
滤波器实验报告
- 设计一个 1MHz 的 FIR 低通滤波器。 要求： ① 时钟信号频率 16MHz; ② 输入信号位宽 8bits，符号速率 16MHz ③ 要求在 Matlab 软件中进行 FIR 滤波器浮点和定点仿真，并确定 FIR 滤波器抽头系数 ④ 写出测试仿真程序。(Design a 1MHz FIR low pass filter. Requirements: (1) clock signal frequency 16MHz; (2) input signal bit width