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9.2_LCD_PULSE
- 基于Verilog-HDL的硬件电路的实现 9.2 具有LCD显示单元的可编程单脉冲发生器 9.2.1 LCD显示单元的工作原理 9.2.2 显示逻辑设计的思路与流程 9.2.3 LCD显示单元的硬件实现 9.2.4 可编程单脉冲数据的BCD码化 9.2.5 task的使用方法 9.2.6 for循环语句的使用方法 9.2.7 二进制数转换BCD码的硬件实现 9.2.8 可编程单脉冲发生器与显示单元的接口
xunhuan
- 编译实现循环码的产生，用FOR循环分别对其中的码元进行设置。-Implementation cycle of the compiler generated code, respectively, using FOR Cycle one of the key element of the set.
CRC_Code
- 实现一个循环冗余码,是老师给的例子，别的同学已经验证-a cycle ruduandency code
CRC
- 循环冗余码实现，用Verilog语言实现的，希望和大家分享-CRC implementation, using Verilog language, and would like to share
UHF-RFID-CRC
- 本文首先研究了IsO／IECl8000．6标准中A、B两类短程通讯的前向链路与返回 链路的数据编码方式，对(FMO)双相间隔编码、(PIE)脉冲间隔编码、曼切斯特码 的编解码方式和技术参数进行了深入的分析，并利用FPGA实验平台对这三种编 码的编、解码电路进行了设计和仿真。然后对UHF RFID系统的差错控制技术原理 进行了探讨，重点研究了ISo／IECl8000．6标准中采用的数据保护与校验技术，即 循环冗余校验(CRC)技术。分析了基于线性反馈移位寄存器(LFSR)实现C
uploaded-code
- 1.密码生成器，将128个比特的源码编为密码输出并可以实现循环操作。 2.ARM测试从机，是ARM9的一个测试从机，端口配置正确，并已用于实际工作中。-A password generator, 128 bits of source code compiled for the password output and cycle operation can be achieved. 2.A testbench for ARM.It is a testbench of the ARM9,the
CRC_16
- FPGA中并行实现CRC-16标准的循环冗余校验码的生成-FPGA to achieve CRC-16 standard parallel cyclic redundancy check code generation
CRC
- FPGA中并行实现CRC-CCITT标准的循环冗余校验码的生成-FPGA to achieve CRC-CCITT standard parallel cyclic redundancy check code generation
CP_adder
- 用verilog 语言实现数字通信中最先进的技术之一中的OFDM技术中的添加循环前缀，可以减少码间干扰，并实现符号同步-a great complied code of cyclic prefix for OFDM which is good for intersymbol interference and inter channel interference
LCD1602
- 可以实现在LCD1602液晶显示屏第一行左侧第一位的位置循环显示0~9，并且可以用一个拨码开关BM8实现显示的复位功能。-LCD1602 LCD display can be achieved in the first position of the loop on the left side of the first line of the display from 0 to 9, and can be used to achieve a DIP switch BM8 display rese
CRC
- 用VERILOG语言实现的CRC循环冗余校验码，已成功用于实际项目。-With VERILOG language of the CRC cyclic redundancy check code has been successfully used for actual projects.
FPGA_CRC
- 用Quartus II 13.0 (32-bit)实现并行计算8位数据宽度的CRC16-CCITT循环冗余码，verilog HDL源代码，并有本人手工计算的原理。本程序已经过ModelSim-Altera模拟，仿真波形文件都在本文件内。-Calculated using the Quartus II 13.0 (32-bit) parallel 8-bit data width CRC16-CCITT cyclic redundancy code, verilog HDL source cod
crc_peripheral32
- 附件是32位循环冗余校验码的硬件语言（v语言）实现。-Attached is a hardware language 32 cyclic redundancy check code (v language) implementation.
shifter
- 用vhdl语言采用时序电路(移位寄存器)的方式实现（7，4）循环码编码器-Vhdl language used by the timing circuit (shift register) way to achieve (7,4) cyclic code encoder
Transmitter
- 基于hdl的ofdm基带处理器发射机的设计与实现 包括 工作时钟 主控单元 导频插入 长短训练序列生成 data符号调制 循环前缀与加窗处理 IFFT/FFT 信道编码 扰码模块等-Hdl of ofdm transmitter baseband processor based design and implementation including work clock master unit pilot insertion length of the training sequence g
CRC16
- CRC循环冗余校验码的执行与描述，以及实现CRC计算-CRC cyclic redundancy check code execution and descr iption
CRC-generator
- 提出了一种32位并行和高度流水线的循环冗余码（CRC）发生器。 该设计可以处理5个不同的通道，每个输入速率为2Gbps（总输出吞吐量为5x4Gbps）。 生成的CRC与32位以太网标准兼容。 该电路已经在0.35Micron标准CMOS工艺中使用标准单元实现，其使用Galois Fields的特性，并且被认为是“自由的”IP。-A 32-bit parallel and highly pipelined Cyclic Redundancy Code (CRC) generator is
LSFR
- 线性反馈移位寄存器通常用于实现数据压缩电路中的基于循环冗余码校验的特征分析，应用于需要用伪随机二进制数的应用中。基于vivado的程序设计(Linear feedback shift registers are usually used to perform signature analysis based on cyclic redundancy check in data compression circuits, and are applied to applications requir