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vdevice
- 基于FPGA系统的数字电压表设计大范围，超精确的详细报告，共有40多页-FPGA-based system design digital voltage meter large-scale and ultra-precise details of the report, a total of over 40 pages
DDS_Power
- FPGA上的VERILOG语言编程。通过查找表实现直接数字频率合成。在主控部分通过键盘选择正弦波，方波，三角波，斜波，以及四种波形的任意两种的叠加，以及四种波形的叠加；通过控制频率控制字C的大小，以控制输出波形频率，实现1Hz的微调；通过地址变换实现波形相位256级可调；通过DAC0832使波形幅值256级可调；通过FPGA内部RAM实现波形存储回放；并实现了每秒100HZ扫频。-FPGA on the verilog language programming. Lookup table thr
DDS_sin
- 用VHDL语言实现DDS直接数字频率合成器的设计，采用正弦RAM表，可实现频率可控的正弦数字信号，编译、仿真通过。-VHDL DDS Direct Digital Frequency Synthesizer Design using sinusoidal RAM table achieve controllable frequency sinusoidal digital signal, compile, through simulation.
shzdyb
- 这是在FPGA上实现的数字电压表，用VHDL编写的，已通过编译，仿真验证。-This is the FPGA to achieve the digital voltage meter, prepared by using VHDL, compile and simulation.
VHDL
- 一个直接数字频率合成的查表程序,VHDL语言,使用7128调试通过
tlc549.数字电压表的VHDL语言实现
- 数字电压表的实现，VHDL语言实现，AD采用TLC549，通过学习，了解AD采集过程,The realization of digital voltage meter, VHDL language, AD using TLC549, by learning to understand the acquisition process AD
shuzixiangweibiao.rar
- 数字相位表，实现两个信号的鉴相。输入信号，输出相位差,VHDL、ISE、MODELSIM
clock_verilog.rar
- verilog语言实现的数字钟，各种定时闹钟功能类似真实的表~利用EDA实验平台实现~~,Verilog language implementation of the digital clock, alarm clock features a variety of regular table similar to the real experimental platform ~ using EDA implementation ~ ~
lab1_VHDL
- VHDL数字系统设计工程实践，包含实验的原理，真值表和结构图描述，以及相关的VHDL代码。-VHDL digital system design engineering practice, including the principle of the experiment, truth table and chart descr iptions, and associated VHDL code.
lab2_VHDL
- VHDL数字系统设计和工程实践1，包含原理，真值表和原理图，以及VHDL源代码.-VHDL digital system design and engineering practice, one that contains principles, truth table and schematic, as well as VHDL source code.
A_D_translate
- 利用实验板上的ADC0809做A/D转换器，实验板上的电位器提供模拟量输入，编制程序，将模拟量转换成二进制数字量，在数码管的最高两位显示出数字量来。另外要把模拟量值在数码管的最低三位显示出来。例如显示“80 2.50”（ 其中80是采样数值，而2.50是电压值。要求程序可连续运行以便测量不同的模拟电压（类似于电压表） （注意：多次采集求平均值可提高转换精度） -Experimental board do ADC0809 A/D converter, test board provides
dianyabiao
- 数字电压表vhdl源程序，一个很不错的东西，欢迎大家有点帮助。-Vhdl source digital voltage meter, a very good thing, welcome to some extent.
voltage
- 通过FPGA 控制实现数字电压表的设计，用VHDL实现，编写源代码-FPGA control through the digital voltage meter design, the realization of VHDL, the preparation of the source code
ddfsdemo
- 直接数字频率合成器（Direct Digital Frequency Synthesizer：DDFS）的VHDL程序,开发环境是QuartusII,系统时钟为50MHz，由PLL产生DDFS的工作时钟166.67MHz,地址位宽为24位，频率字为20，相位字为10，RAM用于存储查找表，其地址位宽为10，数据位宽为8。-Direct Digital Frequency Synthesizer ( DDFS) of the VHDL program, the development enviro
EDA
- EDA数字电子钟课程设计。时钟自动计时，并且将计时数据传送至显示管显示。-EDA digital electronic clock curriculum design. Clock automatic timing, and timing data will be sent to the display tube display.
ADC08099
- ADC0809数据采集程序，用于制作数字电压表，亲测可用。-ADC0809 data acquisition program, the pro-test is available.
shuzibiao
- xilinx下使用vhdl编写数字表 具有启动、复位、暂停、暂停后继续计时等功能 能显示的秒计数时间精确到小数点后第二位，即能显示**.**s -xilinx vhdl prepared using digital watch with a start, reset, pause, pause, continue after the timer function can display the seconds counting time accurate to the second
FPGA 数字电压表
- 基于FPGA的数字电压表的VHDL设计两种语言设计
数字电压表程序
- 基于FPGA的数字电压表 两种方案 一种VHDL一种Verilog(Digital voltmeter based on FPGA)
FPGA_实时时钟设计
- 通过配置DS1302芯片来实现实时时钟的监测，我们通过通过控制2个按键来选择我们要在数码管上显示的时间，按下按键1我们来显示周几，按下按键2来显示年月日，不按显示时分秒，这样显示复合我们的数字表的显示(By configuring DS1302 chip to monitor the real-time clock, we select the time that we want to display on the digital tube by controlling 2 keys. Pres